JPH03189754A - 共有メモリアクセス制御回路 - Google Patents
共有メモリアクセス制御回路Info
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- JPH03189754A JPH03189754A JP32917189A JP32917189A JPH03189754A JP H03189754 A JPH03189754 A JP H03189754A JP 32917189 A JP32917189 A JP 32917189A JP 32917189 A JP32917189 A JP 32917189A JP H03189754 A JPH03189754 A JP H03189754A
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- shared memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は共有メモリを複数のマイクロコンピュータで
共有する場合の共有メモリアクセス制御回路に関するも
のである。
共有する場合の共有メモリアクセス制御回路に関するも
のである。
従来のこの種の回路として第５図に示すものがあった０
図において、■は第１のマイクロコンピュータ、２は後
述の共有メモリ１１のアドレスを設定する第１のアドレ
ス設定器、３は前記第１のマイクロコンピュータ１の上
位アドレス信号と、第１のアドレス設定器２のアドレス
設定信号を入力し、該両信号のアドレス一致を検出する
第１の一致検出器、４は第２のマイクロコンピュータ、
５は共有メモリ１１のアドレスを設定する第２のアドレ
ス設定器、６は第２のマイクロコンピュータ４の上位ア
ドレス信号と第２のアドレス設定器５のアドレス設定信
号を入力し、該両信号のアドレス一致を検出する第２の
一致検出器、７は第１の−敗検出器３と第２の一致検出
器６の一致信号を入力しアクセスの裁定を行う裁定ロジ
ック、８は前記裁定ロジック７の制御信号を受け、第１
のマイクロコンピュータｌと第２のマイクロコンピュー
タ４の制御信号を切替える第１の切替器、９は裁定ロジ
ック７の制御信号を受け、第１のマイクロコンピュータ
ｌと第２のマイクロコンピュータ４の下位アドレス信号
を切替える第２の切替器、１０は裁定ロジック７の制御
信号を受は第１のマイクロコンピュータ１と第２のマイ
クロコンピュータ４のデータバスを切替える第３の切替
器、１１は共有メモリである。 次に動作について説明する。最初に説明をわかり易くす
るために第１及び第２のマイクロコンピュータ１．４の
アドレスバスのビット数を１６ビツト、即ち６４にバイ
トのメモリ空間を有するものとする。ここで、上位アド
レス信号とは前記１６ビツトのアドレスバスの上位４ビ
ツトをさし、下位アドレス信号とは前記１６ビツトのア
ドレスの下位１２ビツトをさすものとする。そして共有
メモリ１１のメモリサイズは４にバイトとする。 まず、第１のマイクロコンピュータ１の上位アドレス信
号が第１のアドレス設定器２で設定されたアドレスと一
致した場合、第１の一致検出器３の出力信号は有効とな
り裁定ロジック７に共有メモリ１１のアクセスを要求す
る。裁定ロジック７は第２のマイクロコンピュータ４が
共有メモリ１１をアクセス中でなければ、制御信号を切
替える第１の切替器８、下位アドレス信号を切替える第
２の切替器９及びデータを切替える第３の切替器１０を
マイクロコンピュータ１側に全て切替えて、第１のマイ
クロコンピュータ１のアクセスを可能とする。 もし、第２のマイクロコンピュータ４が共有メモリ１１
をアクセス中であれば、前記アクセスが終了するまで、
第１のマイクロコンピュータ１は待機する。 以上の様にして、第１及び第２のマイクロコンピュータ
１．４は共有メモリ１１を複数のマイクロコンピュータ
からアクセスすることができる。 第６図は前記第１及び第２のマイクロコンピュータ１．
４のメモリ空間での共有メモリ１１の配置を図式的に示
したもので、４にバイトの共有メモリ１１をアクセスす
るマイクロコンピュータのメモリ空間は常に固定された
関係に保たれている。 そしてアドレス信号の上位４ビツトを確認して共有メモ
リ１１のアクセス条件が判定される。
図において、■は第１のマイクロコンピュータ、２は後
述の共有メモリ１１のアドレスを設定する第１のアドレ
ス設定器、３は前記第１のマイクロコンピュータ１の上
位アドレス信号と、第１のアドレス設定器２のアドレス
設定信号を入力し、該両信号のアドレス一致を検出する
第１の一致検出器、４は第２のマイクロコンピュータ、
５は共有メモリ１１のアドレスを設定する第２のアドレ
ス設定器、６は第２のマイクロコンピュータ４の上位ア
ドレス信号と第２のアドレス設定器５のアドレス設定信
号を入力し、該両信号のアドレス一致を検出する第２の
一致検出器、７は第１の−敗検出器３と第２の一致検出
器６の一致信号を入力しアクセスの裁定を行う裁定ロジ
ック、８は前記裁定ロジック７の制御信号を受け、第１
のマイクロコンピュータｌと第２のマイクロコンピュー
タ４の制御信号を切替える第１の切替器、９は裁定ロジ
ック７の制御信号を受け、第１のマイクロコンピュータ
ｌと第２のマイクロコンピュータ４の下位アドレス信号
を切替える第２の切替器、１０は裁定ロジック７の制御
信号を受は第１のマイクロコンピュータ１と第２のマイ
クロコンピュータ４のデータバスを切替える第３の切替
器、１１は共有メモリである。 次に動作について説明する。最初に説明をわかり易くす
るために第１及び第２のマイクロコンピュータ１．４の
アドレスバスのビット数を１６ビツト、即ち６４にバイ
トのメモリ空間を有するものとする。ここで、上位アド
レス信号とは前記１６ビツトのアドレスバスの上位４ビ
ツトをさし、下位アドレス信号とは前記１６ビツトのア
ドレスの下位１２ビツトをさすものとする。そして共有
メモリ１１のメモリサイズは４にバイトとする。 まず、第１のマイクロコンピュータ１の上位アドレス信
号が第１のアドレス設定器２で設定されたアドレスと一
致した場合、第１の一致検出器３の出力信号は有効とな
り裁定ロジック７に共有メモリ１１のアクセスを要求す
る。裁定ロジック７は第２のマイクロコンピュータ４が
共有メモリ１１をアクセス中でなければ、制御信号を切
替える第１の切替器８、下位アドレス信号を切替える第
２の切替器９及びデータを切替える第３の切替器１０を
マイクロコンピュータ１側に全て切替えて、第１のマイ
クロコンピュータ１のアクセスを可能とする。 もし、第２のマイクロコンピュータ４が共有メモリ１１
をアクセス中であれば、前記アクセスが終了するまで、
第１のマイクロコンピュータ１は待機する。 以上の様にして、第１及び第２のマイクロコンピュータ
１．４は共有メモリ１１を複数のマイクロコンピュータ
からアクセスすることができる。 第６図は前記第１及び第２のマイクロコンピュータ１．
４のメモリ空間での共有メモリ１１の配置を図式的に示
したもので、４にバイトの共有メモリ１１をアクセスす
るマイクロコンピュータのメモリ空間は常に固定された
関係に保たれている。 そしてアドレス信号の上位４ビツトを確認して共有メモ
リ１１のアクセス条件が判定される。
従来の共有メモリアクセス制御回路は以上のように構成
されているので２ｆｉバイト単位（ｎは整数）で、２”
ＸＭ番地（Ｍは整数）を先頭アドレスとして設定する
ことが必要であり、任意のアドレスを先頭アドレスとし
て設定することができないためシステム構成に制約を与
えるなどの課題があった。 この発明は上記のような課題を解消するためになされた
もので、マイクロコンピュータメモリ空間の任意のアド
レスを先頭アドレスとして設定して、該マイクロコンピ
ュータのメモリ領域を無駄なく有効かつフレキシブルに
使用できるようにすると共に、プログラムのＲＯＭ化に
おける先頭アドレスの変更にも柔軟に対応できる共有メ
モリアクセス制御回路を得ることを目的とする。
されているので２ｆｉバイト単位（ｎは整数）で、２”
ＸＭ番地（Ｍは整数）を先頭アドレスとして設定する
ことが必要であり、任意のアドレスを先頭アドレスとし
て設定することができないためシステム構成に制約を与
えるなどの課題があった。 この発明は上記のような課題を解消するためになされた
もので、マイクロコンピュータメモリ空間の任意のアド
レスを先頭アドレスとして設定して、該マイクロコンピ
ュータのメモリ領域を無駄なく有効かつフレキシブルに
使用できるようにすると共に、プログラムのＲＯＭ化に
おける先頭アドレスの変更にも柔軟に対応できる共有メ
モリアクセス制御回路を得ることを目的とする。
この発明に係る共有メモリアクセス制御回路は、マイク
ロコンピュータのアドレス空間における共有メモリの先
頭アドレスの下位アドレスデータを先頭アドレス設定器
によって設定し、その先頭アドレス設定器の設定値とマ
イクロコンピュータの出力アドレスデータとを減算器に
よって減算し、その減算結果とアドレス設定器の設定値
との一致を一致検出器で検出する。次に一致検出器の出
力と減算器が出力する正、負符号との論理積をアンド回
路で求めて共有メモリのアクセス要求信号を発生するよ
うにしたものである。
ロコンピュータのアドレス空間における共有メモリの先
頭アドレスの下位アドレスデータを先頭アドレス設定器
によって設定し、その先頭アドレス設定器の設定値とマ
イクロコンピュータの出力アドレスデータとを減算器に
よって減算し、その減算結果とアドレス設定器の設定値
との一致を一致検出器で検出する。次に一致検出器の出
力と減算器が出力する正、負符号との論理積をアンド回
路で求めて共有メモリのアクセス要求信号を発生するよ
うにしたものである。
この発明における減算器は、マイクロコンピュータの出
力アドレスから先頭アドレス設定器の設定値を減算し、
その減算結果が正で、かつアドレス設定器の設定値との
一致が一致検出回路から得られた時に共有メモリのアク
セスを可能とする。
力アドレスから先頭アドレス設定器の設定値を減算し、
その減算結果が正で、かつアドレス設定器の設定値との
一致が一致検出回路から得られた時に共有メモリのアク
セスを可能とする。
以下、この発明の一実施例を図について説明する。
図中第５図と同一の部分は同一の符号をもって図示した
第１図において、２ａは第１のマイクロコンピュータ１
のアドレス空間と共有メモリ１１の実アドレスとの関係
が設定される第１のアドレス設定器（アドレス設定器）
、１２は第１のマイクロコンピュータｌのアドレス空間
における共有メモリ１１の先頭アドレスの下位アドレス
データを設定する先頭アドレス設定器としての第３のア
ドレス設定器、１３は第１のマイクロコンピュータｌの
出力アドレスデータから第３のアドレス設定器１２で設
定したアドレスデータを減じる減算器で、減算結果とそ
の減算結果の正、又は負の符号出力信号Ｓを出力する。 １４はアンド回路で第１の一致検出器３の出力信号Ｄ１
と減算器１３の符号出力信号Ｓとの論理積を求める。尚
、減算器１３の出力である上位アドレスＡｕは第１の一
致検出器３へ入力され、また下位アドレスＡＬは第２の
切替器９へ入力される。そして符号出力信号Ｓは減算器
１３の減算結果が正（“′０”を含む）で論理“１”、
負で論理“０”をアンド回路１４に与える。 次に動作について説明する。まず、第１のマイクロコン
ピュータｌの出力アドレスデータが該第１のマイクロコ
ンピュータ１のメモリ空間における共有メモリ１１の先
頭アドレス（例えば、ＹｏｏｏＨ）より小さい場合には
減算器１３の符号出力は論理“０”であり、アンド回路
１４の出力は無効で共有メモリ１１へのアクセスは行わ
れない。 次に第１のマイクロコンピュータｌの出力アドレスが該
第１のマイクロコンピュータ１のメモリ空間における共
有メモリ１１の先頭アドレスよりも大きく、しかも減算
器１３で演算した結果が第１のアドレス設定器２ａで設
定された上位アドレスと一致した場合にはアンド回路１
４の２人力すなわち、第１の一致検出器３の出力ＤＩと
減算器１３の符号出力信号Ｓはいずれも論理゛１°゛と
なり裁定ロジック７に共有メモリアクセス要求信号が与
えられる。この時、第２のマイクロコンピュータ４が共
有メモリ１１をアクセス中でなければ、第１のマイクロ
コンピュータ１は共有メモリ１１をアクセスする。例え
ば、第２図に示すように、第１のマイクロコンピュータ
エのアドレスバスのビット数を１６ビツト、１アドレス
当りのビット幅を８ビツトとし、共有メモリ１１のアド
レスのピント数を１２ビツト（４にバイト）とすると、
上位アドレス４ビツト、下位アドレス１２ビツトとなる
。この発明ではマイクロコンピュータのアドレス空間で
、共有メモリ１１の先頭番地が任意のアドレスＹＯＯＯ
Ｈに設定されると、アドレスＹ０００Ｈは共有メモリ１
１の最下位アドレスに変換され、またＹＯＯＯＨ＋４０
９５番地は共有メモリ１１の最上位アドレスに変換され
る。 次に、前記したこの発明のアドレス変換の詳細動作につ
いて説明する。まず、第３図（ｂ）に示す共有メモリ１
１の周辺回路図において、先頭番地はＸ０ＯＯ（Ｈ）（
１６進４桁）で表現される（Ｘは０〜Ｆ （Ｈ）の任意
の値）。共有メモリ１１の中の先頭セルの番地は０００
（Ｈ）であり、Ｘには依存しない。第３図（ａ）は共有
メモリ１１の記憶内容を示している。すなわち、第１の
マイクロコンピュータｌから見た共有メモリ１１の先頭
アドレスをＹＯＯＯ（Ｈ）（Ｙは０〜Ｆ （Ｈ）の任意
の値）、第２のマイクロコンピュータ２から見た共有メ
モリ１１の先頭アドレスをＸ０ＯＯ（Ｈ）とすると、双
方のＣＰＵ！！ＤＡＴＡＯを各々の共存メモリ１１の先
頭番地で授受ができることになる。共有メモリ１１の先
頭アドレスは、第４図（ａ）に示すように双方のマイク
ロコンピュータの空間アドレスに対してＯ≦Ｘ≦Ｆ（Ｈ
）、Ｏ≦Ｙ≦Ｆ（Ｈ）の範囲で任意に設定できる。しか
し、第４図ら）のアドレス空間設定図に見られるように
、従来の制御方法により第１のマイクロコンピュータ１
のアドレス空間に４にバイト任意にメモリアドレス（エ
リア）を設定した場合には、例えば、Ｙ０００Ｈ＋Ｚを
先頭アドレスとし、最終番地をＹ０００Ｈ＋ＦＦＦＨ＋
Ｚとすると実際の共有メモリ１１の２番目からアクセス
することになり（アドレスのＡ０〜Ａ１１は共有メモリ
１１に切替器を通して接続されるため）共有メモリ１１
の０番地から（Ｚ−１）番地にはアクセスすることはで
きない。 また、ＹＯＯＯＨ＋１０００Ｈ番地からＹ０００Ｈ＋１
０００Ｈ＋ （Ｚ−１）番地は実際には存在しない共有
メモリ１１の番地をアクセスすることになる。 従って、この発明の場合には、第２のマイクロコンピュ
ータ４と第１のマイクロコンピュータ１間で受は渡しの
できないデータが発生しては困るため第１のマイクロコ
ンピュータ１のアドレスより２を滅じ、第１のマイクロ
コンピュータ１のアドレス空間での共有メモリ１１の先
頭番地をアクセスした場合に実際の共有メモリ１１の先
頭番地をアクセスするように変換を行っている。 尚、上記実施例では第１マイクロコンピユータ側につい
て説明したが、第２のマイクロコンピュータに適用して
も良く上記実施例と同様の効果を奏する。
第１図において、２ａは第１のマイクロコンピュータ１
のアドレス空間と共有メモリ１１の実アドレスとの関係
が設定される第１のアドレス設定器（アドレス設定器）
、１２は第１のマイクロコンピュータｌのアドレス空間
における共有メモリ１１の先頭アドレスの下位アドレス
データを設定する先頭アドレス設定器としての第３のア
ドレス設定器、１３は第１のマイクロコンピュータｌの
出力アドレスデータから第３のアドレス設定器１２で設
定したアドレスデータを減じる減算器で、減算結果とそ
の減算結果の正、又は負の符号出力信号Ｓを出力する。 １４はアンド回路で第１の一致検出器３の出力信号Ｄ１
と減算器１３の符号出力信号Ｓとの論理積を求める。尚
、減算器１３の出力である上位アドレスＡｕは第１の一
致検出器３へ入力され、また下位アドレスＡＬは第２の
切替器９へ入力される。そして符号出力信号Ｓは減算器
１３の減算結果が正（“′０”を含む）で論理“１”、
負で論理“０”をアンド回路１４に与える。 次に動作について説明する。まず、第１のマイクロコン
ピュータｌの出力アドレスデータが該第１のマイクロコ
ンピュータ１のメモリ空間における共有メモリ１１の先
頭アドレス（例えば、ＹｏｏｏＨ）より小さい場合には
減算器１３の符号出力は論理“０”であり、アンド回路
１４の出力は無効で共有メモリ１１へのアクセスは行わ
れない。 次に第１のマイクロコンピュータｌの出力アドレスが該
第１のマイクロコンピュータ１のメモリ空間における共
有メモリ１１の先頭アドレスよりも大きく、しかも減算
器１３で演算した結果が第１のアドレス設定器２ａで設
定された上位アドレスと一致した場合にはアンド回路１
４の２人力すなわち、第１の一致検出器３の出力ＤＩと
減算器１３の符号出力信号Ｓはいずれも論理゛１°゛と
なり裁定ロジック７に共有メモリアクセス要求信号が与
えられる。この時、第２のマイクロコンピュータ４が共
有メモリ１１をアクセス中でなければ、第１のマイクロ
コンピュータ１は共有メモリ１１をアクセスする。例え
ば、第２図に示すように、第１のマイクロコンピュータ
エのアドレスバスのビット数を１６ビツト、１アドレス
当りのビット幅を８ビツトとし、共有メモリ１１のアド
レスのピント数を１２ビツト（４にバイト）とすると、
上位アドレス４ビツト、下位アドレス１２ビツトとなる
。この発明ではマイクロコンピュータのアドレス空間で
、共有メモリ１１の先頭番地が任意のアドレスＹＯＯＯ
Ｈに設定されると、アドレスＹ０００Ｈは共有メモリ１
１の最下位アドレスに変換され、またＹＯＯＯＨ＋４０
９５番地は共有メモリ１１の最上位アドレスに変換され
る。 次に、前記したこの発明のアドレス変換の詳細動作につ
いて説明する。まず、第３図（ｂ）に示す共有メモリ１
１の周辺回路図において、先頭番地はＸ０ＯＯ（Ｈ）（
１６進４桁）で表現される（Ｘは０〜Ｆ （Ｈ）の任意
の値）。共有メモリ１１の中の先頭セルの番地は０００
（Ｈ）であり、Ｘには依存しない。第３図（ａ）は共有
メモリ１１の記憶内容を示している。すなわち、第１の
マイクロコンピュータｌから見た共有メモリ１１の先頭
アドレスをＹＯＯＯ（Ｈ）（Ｙは０〜Ｆ （Ｈ）の任意
の値）、第２のマイクロコンピュータ２から見た共有メ
モリ１１の先頭アドレスをＸ０ＯＯ（Ｈ）とすると、双
方のＣＰＵ！！ＤＡＴＡＯを各々の共存メモリ１１の先
頭番地で授受ができることになる。共有メモリ１１の先
頭アドレスは、第４図（ａ）に示すように双方のマイク
ロコンピュータの空間アドレスに対してＯ≦Ｘ≦Ｆ（Ｈ
）、Ｏ≦Ｙ≦Ｆ（Ｈ）の範囲で任意に設定できる。しか
し、第４図ら）のアドレス空間設定図に見られるように
、従来の制御方法により第１のマイクロコンピュータ１
のアドレス空間に４にバイト任意にメモリアドレス（エ
リア）を設定した場合には、例えば、Ｙ０００Ｈ＋Ｚを
先頭アドレスとし、最終番地をＹ０００Ｈ＋ＦＦＦＨ＋
Ｚとすると実際の共有メモリ１１の２番目からアクセス
することになり（アドレスのＡ０〜Ａ１１は共有メモリ
１１に切替器を通して接続されるため）共有メモリ１１
の０番地から（Ｚ−１）番地にはアクセスすることはで
きない。 また、ＹＯＯＯＨ＋１０００Ｈ番地からＹ０００Ｈ＋１
０００Ｈ＋ （Ｚ−１）番地は実際には存在しない共有
メモリ１１の番地をアクセスすることになる。 従って、この発明の場合には、第２のマイクロコンピュ
ータ４と第１のマイクロコンピュータ１間で受は渡しの
できないデータが発生しては困るため第１のマイクロコ
ンピュータ１のアドレスより２を滅じ、第１のマイクロ
コンピュータ１のアドレス空間での共有メモリ１１の先
頭番地をアクセスした場合に実際の共有メモリ１１の先
頭番地をアクセスするように変換を行っている。 尚、上記実施例では第１マイクロコンピユータ側につい
て説明したが、第２のマイクロコンピュータに適用して
も良く上記実施例と同様の効果を奏する。
以上のようにこの発明によればマイクロコンピュータか
ら出力されるアドレス信号からアドレス設定器の設定値
を減算し、その減算値が正で、かつ第１のアドレス設定
器で設定された値と一致した時に共有メモリのアクセス
を可能としたので、マイクロコンピュータのメモリ空間
の任意のアドレスにデータ設定ができてシステム構成の
自由度が大幅に向上する効果がある。
ら出力されるアドレス信号からアドレス設定器の設定値
を減算し、その減算値が正で、かつ第１のアドレス設定
器で設定された値と一致した時に共有メモリのアクセス
を可能としたので、マイクロコンピュータのメモリ空間
の任意のアドレスにデータ設定ができてシステム構成の
自由度が大幅に向上する効果がある。
第１図はこの発明の一実施例を示す共有メモリアクセス
制御回路のブロック図、第２図はこの発明のメモリ割付
説明図、第３図（ａ）は共有メモリの内部説明図、第３
図（ロ）は共有メモリの周辺回路図、第４図（ａ）、（
ハ）はこの発明による場合と従来の場合とのマイクロコ
ンピュータのアドレス空間説明図、第５図は従来の共有
メモリアクセス制御回路のブロック図、第６図は従来の
メモリ割付説明図である。 図において、１は第１のマイクロコンピュータ、２ａは
第１のアドレス設定器、３は第１の一致検出器、４は第
２のマイクロコンピュータ、１１は共有メモリ、１２は
第３の（先頭）アドレス設定器、１３は減算器、１４ば
アンド回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
制御回路のブロック図、第２図はこの発明のメモリ割付
説明図、第３図（ａ）は共有メモリの内部説明図、第３
図（ロ）は共有メモリの周辺回路図、第４図（ａ）、（
ハ）はこの発明による場合と従来の場合とのマイクロコ
ンピュータのアドレス空間説明図、第５図は従来の共有
メモリアクセス制御回路のブロック図、第６図は従来の
メモリ割付説明図である。 図において、１は第１のマイクロコンピュータ、２ａは
第１のアドレス設定器、３は第１の一致検出器、４は第
２のマイクロコンピュータ、１１は共有メモリ、１２は
第３の（先頭）アドレス設定器、１３は減算器、１４ば
アンド回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 切替器を介してマイクロコンピュータの共有メモリに
対するアクセスを可能とした共有メモリアクセス制御回
路において、前記マイクロコンピュータのアドレス空間
での共有メモリの先頭アドレスの下位アドレスデータを
設定する先頭アドレス設定器と、前記マイクロコンピュ
ータの出力アドレスデータと前記先頭アドレス設定器の
設定アドレスデータとの減算を行いその減算結果および
正、負の符号信号を出力する減算器と、前記マイクロコ
ンピュータのアドレス空間と前記共有メモリの実アドレ
スとの関係によって定められる設定値を設定するアドレ
ス設定器と、前記減算結果と前記アドレス設定器の設定
値との一致を検出する一致検出器と、前記一致検出器の
出力と前記符号信号の論理積を求め、上記共有メモリの
アクセス要求信号を発生するアンド回路とを備えたこと
を特徴とする共有メモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32917189A JP2726127B2 (ja) | 1989-12-19 | 1989-12-19 | 共有メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32917189A JP2726127B2 (ja) | 1989-12-19 | 1989-12-19 | 共有メモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189754A true JPH03189754A (ja) | 1991-08-19 |
| JP2726127B2 JP2726127B2 (ja) | 1998-03-11 |
Family
ID=18218438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32917189A Expired - Fee Related JP2726127B2 (ja) | 1989-12-19 | 1989-12-19 | 共有メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726127B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934537B2 (en) | 2001-07-31 | 2005-08-23 | Nec Corporation | Radio communication device, method of and program for rewriting boot program therefor |
-
1989
- 1989-12-19 JP JP32917189A patent/JP2726127B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934537B2 (en) | 2001-07-31 | 2005-08-23 | Nec Corporation | Radio communication device, method of and program for rewriting boot program therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2726127B2 (ja) | 1998-03-11 |
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