JPS63268004A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS63268004A JPS63268004A JP10240087A JP10240087A JPS63268004A JP S63268004 A JPS63268004 A JP S63268004A JP 10240087 A JP10240087 A JP 10240087A JP 10240087 A JP10240087 A JP 10240087A JP S63268004 A JPS63268004 A JP S63268004A
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- JP
- Japan
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- bus
- latch circuit
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- Pending
Links
- 230000009977 dual effect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/21—Pc I-O input output
- G05B2219/21047—Select module if address of module equals required address, compare addresses
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/21—Pc I-O input output
- G05B2219/21071—Configuration, each module has a settable address, code wheel, encoder
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブル・コントローラに関し、更に詳
述すれば機能向上のために付加装着される部分を備えた
プログラマブル・コントローラに関する。
述すれば機能向上のために付加装着される部分を備えた
プログラマブル・コントローラに関する。
基本的な機能を果たす部分を標準装備とし、特殊な付加
機能を果たす部分を使用者の選択に応じて付加装着でき
るようにした仕様の機器が少なくない。プログラマブル
・コントローラにおいても本体にコネクタのみを用意し
ておき、ここに付加機能に係る回路を実装したボードを
装着することによって当該機能を付加させ得るようにし
たものが知られている。
機能を果たす部分を使用者の選択に応じて付加装着でき
るようにした仕様の機器が少なくない。プログラマブル
・コントローラにおいても本体にコネクタのみを用意し
ておき、ここに付加機能に係る回路を実装したボードを
装着することによって当該機能を付加させ得るようにし
たものが知られている。
１枚のボードを付加装着するだけのものについては格別
の問題はないが、複数のボードの付加装着が可能なもの
にあっては、各ボードの装着コネクタを特定する必要が
ある。このコネクタ部分は細長いボード挿入孔を有して
いるのでスロットと称されるが、各スロットに対応する
番号を夫々に装着するボードに設けたディジタルスイッ
チに設定することとしていた。
の問題はないが、複数のボードの付加装着が可能なもの
にあっては、各ボードの装着コネクタを特定する必要が
ある。このコネクタ部分は細長いボード挿入孔を有して
いるのでスロットと称されるが、各スロットに対応する
番号を夫々に装着するボードに設けたディジタルスイッ
チに設定することとしていた。
ところがこのような方法ではその設定が煩わしいし、ま
た不注意のために実際に装着するスロットとディジタル
スイッチの設定番号とが不一致となることがある等の問
題点がある。
た不注意のために実際に装着するスロットとディジタル
スイッチの設定番号とが不一致となることがある等の問
題点がある。
本発明は斯かる問題点を解決すべくなされたものであっ
て、主装置に対して付加装着される上記ボード等の副装
置にラッチ回路を設けておき、各ラッチ回路にソフトウ
ェアで装着スロットの夫々に対応するデータをセットし
、このデータを用いて各副装置のアクセス判定をするよ
うになしたプログラマブル・コントローラの提供を目的
とする。
て、主装置に対して付加装着される上記ボード等の副装
置にラッチ回路を設けておき、各ラッチ回路にソフトウ
ェアで装着スロットの夫々に対応するデータをセットし
、このデータを用いて各副装置のアクセス判定をするよ
うになしたプログラマブル・コントローラの提供を目的
とする。
〔問題点を解決するための手段］
本発明に係るプログラマブル・コントローラは、主装置
に対して複数の副装置の付加的装着を可能としてあるプ
ログラマブル・コントローラにおいて、副装置に設けら
れたラッチ回路と、主装置に備えられ、所定操作時に各
副装置の前記ラッチ回路に対し、主装置に対する各副装
置の装着位置に応じたデータを記憶させる手段と、副装
置に備えられ、前記ラッチ回路の記憶内容と主装置が出
力するアドレス信号とを比較する手段とを具備すること
を特徴とする。
に対して複数の副装置の付加的装着を可能としてあるプ
ログラマブル・コントローラにおいて、副装置に設けら
れたラッチ回路と、主装置に備えられ、所定操作時に各
副装置の前記ラッチ回路に対し、主装置に対する各副装
置の装着位置に応じたデータを記憶させる手段と、副装
置に備えられ、前記ラッチ回路の記憶内容と主装置が出
力するアドレス信号とを比較する手段とを具備すること
を特徴とする。
所定操作を行うと主装置は各副装置の装着位置に応じた
データを各副装置のラッチ回路に記憶させる。爾後主装
置がアドレス信号を出力すると副装置はこのアドレス信
号とラッチ回路に記憶された内容とを比較し、自装置へ
のアクセスであるか否かを判定する。
データを各副装置のラッチ回路に記憶させる。爾後主装
置がアドレス信号を出力すると副装置はこのアドレス信
号とラッチ回路に記憶された内容とを比較し、自装置へ
のアクセスであるか否かを判定する。
以下本発明をその実施例を示す図面に基づいて詳述する
。
。
第１図は本発明に係るプログラマブル・コントローラの
ブロック図であり、主装置１０に設けた複数のスロット
１０１．１０２・・・に対し各１枚のボードに構成され
た副装置２１ 、２２・・・が着脱自在に装着できるよ
うにしである。副装置２１２２・・・は同一仕様のもの
であってもよく、異仕様のものであってもよい。また同
一仕様のもの複数の装着が可能である。
ブロック図であり、主装置１０に設けた複数のスロット
１０１．１０２・・・に対し各１枚のボードに構成され
た副装置２１ 、２２・・・が着脱自在に装着できるよ
うにしである。副装置２１２２・・・は同一仕様のもの
であってもよく、異仕様のものであってもよい。また同
一仕様のもの複数の装着が可能である。
主装置１０は主装置１０自体は勿論、これに接続される
副装置２１．２２・・・を含む全システムの制御中枢と
なるｃｐｕ ＜中央処理装置）１、その制？ｆｆ［Ｉプ
ログラム等を格納しているＲＯＭ ２、演算データの格
納等のためのＲＡＭ ３及び入出力インターフェース４
を備え、いずれもアドレスバス５、データバス６に接続
されており、これらのバス５．６はスロット１０１．１
０２・・・のコネクタ部分に接続されている。また複数
の制御線７が入出力インターフェース４を介して又は介
することなくスロワｌ−１０１，１０２・・・のコネク
タ部分に接続されている。
副装置２１．２２・・・を含む全システムの制御中枢と
なるｃｐｕ ＜中央処理装置）１、その制？ｆｆ［Ｉプ
ログラム等を格納しているＲＯＭ ２、演算データの格
納等のためのＲＡＭ ３及び入出力インターフェース４
を備え、いずれもアドレスバス５、データバス６に接続
されており、これらのバス５．６はスロット１０１．１
０２・・・のコネクタ部分に接続されている。また複数
の制御線７が入出力インターフェース４を介して又は介
することなくスロワｌ−１０１，１０２・・・のコネク
タ部分に接続されている。
その他８はインターフェース４に連なる１１０（人／出
力）ハスである。
力）ハスである。
次に副’２ Ｗ ２１ 、２２・・・の構造について説
明する。
明する。
副装置２１．２２・・・は同構成を有し、各副装置内の
制御中枢となるＣＰＵ ２０ａ、その制御プログラムを
格納しているＲＯＭ ２０ｂ、演算データの格納等のた
めのＲＡＭ２Ｏｆ及びデュアルポートＲＡＭ ２Ｏｆを
備え、これらはアドレスバス２０ｄ、データバス２０ｅ
によって接続されている。デュアルポートｔｌＡＭ ２
Ｏｆはスロ・ント１０１．１０２・・・を介して主装置
１０のアドレスバス５゜データバス６に連なる。デュア
ルボー１−ＲＡＭ ２Ｏｆは主装置１０のＣＰＵ １
及び各副装置のＣＰＵ ２０ａから共にアクセスできる
。更にラッチ回路２０ｇ、 ２０ｈが設けられており、
ラッチ回路２０ｇはスロット１０１゜１０２・・・を介
してＩ１０バス８に、またラッチ回路２０ｈは同じくア
ドレスバス５に接続される。
制御中枢となるＣＰＵ ２０ａ、その制御プログラムを
格納しているＲＯＭ ２０ｂ、演算データの格納等のた
めのＲＡＭ２Ｏｆ及びデュアルポートＲＡＭ ２Ｏｆを
備え、これらはアドレスバス２０ｄ、データバス２０ｅ
によって接続されている。デュアルポートｔｌＡＭ ２
Ｏｆはスロ・ント１０１．１０２・・・を介して主装置
１０のアドレスバス５゜データバス６に連なる。デュア
ルボー１−ＲＡＭ ２Ｏｆは主装置１０のＣＰＵ １
及び各副装置のＣＰＵ ２０ａから共にアクセスできる
。更にラッチ回路２０ｇ、 ２０ｈが設けられており、
ラッチ回路２０ｇはスロット１０１゜１０２・・・を介
してＩ１０バス８に、またラッチ回路２０ｈは同じくア
ドレスバス５に接続される。
これらのラッチ回路２０ｇ、２０ｈはＩ１０バス８．ア
ドレスバス５を介して主装置１０側から与えられるデー
タを、制御線７を通じて与えられるロード信号によって
ラッチする。この実施例では比較回路２０＋ はラッチ
したデータのＭＳＢ側のビットを比較し、両者が一致し
た場合には一致信号をＮＡＮＤゲー） ２０ｊ 、 ２
０ｋに与える。ＮＡＮＤゲート２０ｊ 、 ２０にの抽
入力は制御線７を介して与えられるリードイネーブル信
号及びライトイネーブル信号となっており、ＮＡＮＤゲ
ート２０ｊ 、 ２０に出力はＲＡＭ ２０ｆへ与えら
れ、上記イネーブル信号及び一致信号が与えられた場合
にＮＡＮＤゲート２０ｊ 、 ２０ｋが発する信号によ
りＲＡＭ２Ｏｆに対する書込または読出しを行うように
なっている。
ドレスバス５を介して主装置１０側から与えられるデー
タを、制御線７を通じて与えられるロード信号によって
ラッチする。この実施例では比較回路２０＋ はラッチ
したデータのＭＳＢ側のビットを比較し、両者が一致し
た場合には一致信号をＮＡＮＤゲー） ２０ｊ 、 ２
０ｋに与える。ＮＡＮＤゲート２０ｊ 、 ２０にの抽
入力は制御線７を介して与えられるリードイネーブル信
号及びライトイネーブル信号となっており、ＮＡＮＤゲ
ート２０ｊ 、 ２０に出力はＲＡＭ ２０ｆへ与えら
れ、上記イネーブル信号及び一致信号が与えられた場合
にＮＡＮＤゲート２０ｊ 、 ２０ｋが発する信号によ
りＲＡＭ２Ｏｆに対する書込または読出しを行うように
なっている。
その他２０６は各副装置２１．２２・・・の機能に応じ
たコードを記憶させである識別コード回路であり、スロ
ット１０１，１０２・・・を介してＩ１０ハス８に接続
される。
たコードを記憶させである識別コード回路であり、スロ
ット１０１，１０２・・・を介してＩ１０ハス８に接続
される。
次にＣＰＩＪ １の働きを示す第２図のフローチャート
に基づき本発明装置の動作を説明する。なおこノ例では
８つのスロットを備え、いずれのスロットにも同仕様の
副装置が接続され得るものとし、８つのスロットの夫々
に接続されるべき副装置のデュアルポートＲＡＭ ２Ｏ
ｆのアドレスの割付は第１スロツト１０１が６００００
〜６ＰＦＦＦ（Ｉｔ）、第２スロツト１０２が７０００
０〜７ＦＦＦＦ（Ｈ）、以下第３〜第８のスロットが、
夫々５ｏｏｏｏ〜８ＦＦＦＦ（１１）、９００００〜９
ＦＦＦＦ（Ｉｔ）、Ａ００００〜ＡＦＦＦＦ（Ｉｔ）・
・・０００００〜ＤＦＦＦＦ（１１）であるとする。
に基づき本発明装置の動作を説明する。なおこノ例では
８つのスロットを備え、いずれのスロットにも同仕様の
副装置が接続され得るものとし、８つのスロットの夫々
に接続されるべき副装置のデュアルポートＲＡＭ ２Ｏ
ｆのアドレスの割付は第１スロツト１０１が６００００
〜６ＰＦＦＦ（Ｉｔ）、第２スロツト１０２が７０００
０〜７ＦＦＦＦ（Ｈ）、以下第３〜第８のスロットが、
夫々５ｏｏｏｏ〜８ＦＦＦＦ（１１）、９００００〜９
ＦＦＦＦ（Ｉｔ）、Ａ００００〜ＡＦＦＦＦ（Ｉｔ）・
・・０００００〜ＤＦＦＦＦ（１１）であるとする。
さて主装置の電源投入に伴い、ＣＰＵ １はＩ１０バス
８を介して第１スロツト１０１の識別コード回路２０Ｉ
２の内容を読出す。これが所定の対象副装置を表すコー
ドである場合は以下の処理へ入る。また第１スロツトに
副装置が装着されていない場合、又は他のコードが記憶
されている場合は第２スロツト１０２について識別コー
ドを読込むステップに入る。
８を介して第１スロツト１０１の識別コード回路２０Ｉ
２の内容を読出す。これが所定の対象副装置を表すコー
ドである場合は以下の処理へ入る。また第１スロツトに
副装置が装着されていない場合、又は他のコードが記憶
されている場合は第２スロツト１０２について識別コー
ドを読込むステップに入る。
さて、第１スロツト１０１から所定の識別コードが読取
られた場合はラッチ回路２０ｇ （この例では４ビツト
）に６をロードする。このような処理を第２〜第８スロ
ツトについて反復するが、ラッチ回路２０ｇにロードす
る数値は第２スロツト〜第８スロツトにつき夫々７，８
，９．Ａ・・・Ｄとする。
られた場合はラッチ回路２０ｇ （この例では４ビツト
）に６をロードする。このような処理を第２〜第８スロ
ツトについて反復するが、ラッチ回路２０ｇにロードす
る数値は第２スロツト〜第８スロツトにつき夫々７，８
，９．Ａ・・・Ｄとする。
以上のような処理により、電源投入時に各副装置にはそ
れを装着したスロットに対応して６．７・・・Ｄの番号
が書込まれたことになる。
れを装着したスロットに対応して６．７・・・Ｄの番号
が書込まれたことになる。
次に主装置１０から副装置２Ｌ２２・・・にアクセスす
る場合、主装置１０は所要の副装置のＲＡＭ ２Ｏｆの
アドレスをアドレスバス５を介して出力すると共に制御
線７からロード信号を発し、このアドレス信号をラッチ
回路２０ｈに格納させる。また続出又は書込の夫々に応
じて制御線７を介してＮＡＮＤゲート２０ｊ又は２０に
へリードイネーブル信号又はライトイネーブル信号を発
する。
る場合、主装置１０は所要の副装置のＲＡＭ ２Ｏｆの
アドレスをアドレスバス５を介して出力すると共に制御
線７からロード信号を発し、このアドレス信号をラッチ
回路２０ｈに格納させる。また続出又は書込の夫々に応
じて制御線７を介してＮＡＮＤゲート２０ｊ又は２０に
へリードイネーブル信号又はライトイネーブル信号を発
する。
比較回路２０ｉ はラッチ回路２０ｈにラッチされたア
ドレス信号のＭＳＢ ４ビツトとラッチ回路２０ｇとの
内容を比較する。例えばラッチ回路２０ｈがラッチした
アドレス信号が７１１１１であった場合は第２のスロッ
ト１０２に装着された副装置２２のみが自装置に対する
アクセスであると識別できることになる。
ドレス信号のＭＳＢ ４ビツトとラッチ回路２０ｇとの
内容を比較する。例えばラッチ回路２０ｈがラッチした
アドレス信号が７１１１１であった場合は第２のスロッ
ト１０２に装着された副装置２２のみが自装置に対する
アクセスであると識別できることになる。
主装置１０のＣＰＵ １から副装置２２のデュアルポー
トＲＡＭ ２Ｏｆへのアクセス時間が十分長い場合はラ
ッチ回路２０ｈを使用せずにアドレスバス５のアドレス
データを直接比較回路２０ｉに入力してもよい。
トＲＡＭ ２Ｏｆへのアクセス時間が十分長い場合はラ
ッチ回路２０ｈを使用せずにアドレスバス５のアドレス
データを直接比較回路２０ｉに入力してもよい。
なお前述の実施例では電源投入によりラッチ回路２０ｇ
に対するロードを行うこととしたが、これを替えて所定
操作信号の入力によってもよいことは勿論である。
に対するロードを行うこととしたが、これを替えて所定
操作信号の入力によってもよいことは勿論である。
以上の如き本発明による場合は副装置に予め番号を設定
する煩わしさがなく、更に設定した番号どおりにスロッ
トへの装着が行われなかったことによる不都合は皆無と
なる。また他の回路素子に比して比較的大きいディジタ
ルスイッチを省略できる利点もある等、本発明は優れた
効果を奏する。
する煩わしさがなく、更に設定した番号どおりにスロッ
トへの装着が行われなかったことによる不都合は皆無と
なる。また他の回路素子に比して比較的大きいディジタ
ルスイッチを省略できる利点もある等、本発明は優れた
効果を奏する。
第１図は本発明装置の要部ブロック図、第２図は主要動
作のフローチャートである。 ■・・・ＣＰＵ １０・・・主装置 ２Ｌ２２・・・
副装置２０ｇ、２０ｈ・・・ラッチ回路 ２０ｉ・・・
比較回路１０１、１０２・・・スロット
作のフローチャートである。 ■・・・ＣＰＵ １０・・・主装置 ２Ｌ２２・・・
副装置２０ｇ、２０ｈ・・・ラッチ回路 ２０ｉ・・・
比較回路１０１、１０２・・・スロット
Claims (1)
- １、主装置に対して複数の副装置の付加的装着を可能と
してあるプログラマブル・コントローラにおいて、副装
置に設けられたラッチ回路と、主装置に備えられ、所定
操作時に各副装置の前記ラッチ回路に対し、主装置に対
する各副装置の装着位置に応じたデータを記憶させる手
段と、副装置に備えられ、前記ラッチ回路の記憶内容と
主装置が出力するアドレス信号とを比較する手段とを具
備することを特徴とするプログラマブル・コントローラ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240087A JPS63268004A (ja) | 1987-04-24 | 1987-04-24 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240087A JPS63268004A (ja) | 1987-04-24 | 1987-04-24 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63268004A true JPS63268004A (ja) | 1988-11-04 |
Family
ID=14326396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240087A Pending JPS63268004A (ja) | 1987-04-24 | 1987-04-24 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63268004A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990014621A1 (fr) * | 1989-05-24 | 1990-11-29 | Hitachi, Ltd. | Systeme de controleurs de sequence |
| JP2019020822A (ja) * | 2017-07-12 | 2019-02-07 | 株式会社日立産機システム | プログラマブルコントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279930A (ja) * | 1985-06-03 | 1986-12-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多端末システムにおけるカードの識別及び接続の検問方法 |
| JPS62114053A (ja) * | 1985-11-13 | 1987-05-25 | Yokogawa Electric Corp | 情報処理装置 |
-
1987
- 1987-04-24 JP JP10240087A patent/JPS63268004A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279930A (ja) * | 1985-06-03 | 1986-12-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多端末システムにおけるカードの識別及び接続の検問方法 |
| JPS62114053A (ja) * | 1985-11-13 | 1987-05-25 | Yokogawa Electric Corp | 情報処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990014621A1 (fr) * | 1989-05-24 | 1990-11-29 | Hitachi, Ltd. | Systeme de controleurs de sequence |
| JP2019020822A (ja) * | 2017-07-12 | 2019-02-07 | 株式会社日立産機システム | プログラマブルコントローラ |
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