JPH03189801A - プログラマブル・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１ビット演算、複数ビット演算を基本演算回
路、汎用演算回路それぞれにより実行するプログラマブ
ル・コントローラに関スル。

〔従来の技術〕

従来、プログラマブル・コントローラ（以下ＰＣという
）は第５図に示すように、シーケンス制御の１ビツト演
算（以下ビット演算という）の基本命令、８ビツト演算
等の複数ビット演算（以下応用演算という）の応用命令
それぞれを実行する基本演算回路（ＬＡ）　、汎用演算
回路（２Ａ）を設けて形成される。

そして、シフトレジスタ等で構成される基本演算回路（
ＩＡ）は、制御命令メモリとしてのユーザメモリ（３）
及び入出力メモリ（４１のアクセス制御権を有し、両メ
モリ（３）　、　（４１のマルチプレクサ＋５１　、　
ｆｉｌに制御信号ＨＥを送ってメモリ（３）　、　（４
１のアクセスを制御する。

この制御に基きユーザメモリ（３）に保持されたシーケ
ンス制御中の例えば単位制御の全命令は、実行終了毎に
シーケンス制御の処理順にマルチプレクサ１５）、パヌ
Ｃ７）を介して基本演算回路ＣＩＡ）に読出される。

そして、基本命令が読出されたときは、基本演算回路（
ＩＡ）がビット演算を実行し、その演算結果がバス（８
）、マルチプレクサ（６）を介して入出力メモリ（４）
に書込まれる。

また、応用命令が読出されたときは、基本演算回路（Ｉ
Ａ）から汎用演算回路（２Ａ）に演算指令用の割込み（
ｌＮＴａ　）が発行されるとともに、制御信号ＳＥによ
ってマルチプレクサｒ５１　、　（６１がバス（９）　
、　ｎＯ［切換ワリ、メモＩＪ　（３）　、　Ｃ４１の
アクセス権が汎用演算回路（２Ａ）に渡される。

このとき、例えば８ピツ）ＣＰＵで構成される汎用演算
回路（２Ａ）は、プログラムメモリ（ＩＩＡ）の動作プ
ログラムにしだがって動作し、最初に、ニーサメモリ（
３）カラマ／レチデレクサ１５）、バス（９）　ヲ介し
て基本演算回路（ＩＡ）に読出された命令と同一のル１
用命令を読出す。

さらに、読出した応用命令の応用演算をワークメモ！’
　（１２Ａ）を用いて実行し、その演算結果をバスＱＯ
、マルチプレクサ（６）を介して入出力メモリ（４）に
書込む。

なお、入出力メモリ（４）に保持された演算結果が応用
演算に必要なときは、演算中に入出力メモリ（４１から
マルチプレクサ（６）、バス００を介して汎用演算回路
（２Ａ）に以前の演算結果が読出される。

そして、汎用命令の演算が終了すると、汎用演算回路（
２Ａ）から基本演算回路（ＩＡ）に終了報知としてのス
タート（ＳＴＡＲＴ）が発行される。

このとき、基本演算回路（ＩＡ）は待機状態から復帰し
、マルチプレクサｒ５）　、　Ｃ６）をバス（７）　、
　Ｃ８）に切換えてアクセス権を戻し、ユーザメモリ（
３）から次の命令を読出す。

そし２て、ユーザメモリ（３）の全命令の演算が終了し
、入出力メモリ（４）に全演算結果が処理順に保持され
ると、このメモリの演算結果が入出力インタフェース回
路等に転送されて実際の制御が行われる。

ところで、応用命令が読出されて基本演算回路（ＩＡ）
から汎用演算回路（２Ａ）に演算を切換えるときに、基
本演算回路（ＩＡ）のソフト処理で応用命令のアドレス
等を生成して汎用演算回路（２Ａ）に与えると、切換え
に時間を要してオーバーヘッドが増大する。

そのため、特開昭６３−９５５０３号公報（ＧＱ　５Ｂ
１９１０２　）には、基本演算回路（ＩＡ）が応用命令
を読出して割込みを発行したときに、レジスタ、デコド
回路のハード回路から汎用演算回路（２Ａ）に応用命令
の先頭アドレス等を与え、演算の切換えを迅速に行うこ
とが記載されている。

〔発明が解決しようとする課題〕

前記従来のＰＣの場合、前記公報に記載の手法を用いて
も基本演算回路（ＩＡ）が応用命令を読出した後、汎用
演算回路（２Ａ）が同一の命令を読出して実行を開始す
るため、応用命令の演算結果が得られるまでに時間を要
し、演算の十分な高速化が図れず、オーバーヘッドが生
じる問題点がある。

本発明は、応用命令が基本演算回路に読出されてからそ
の演算結果が得られるまでの時間を短縮し、演算の高速
化を図るようにしたＰＣを提供することを目的とする。

〔課題を解決するだめの手段〕

ｍ記目的を達成するために、本発明のＰＣにおいては、
制御命令メモリと別個に各応用命令のみを保持し汎用演
算回路が順次に読出す並列演算用の補助メモリを備え、 前記；凡用演算回路に、入出力メモリのアクセス直＋’
＋ｉＴ　ｔでの命令実行によりアクセス要求を発行する
手段と、待機指令の入力により前記命令実行を中１わテ
する手段と、１１１記待機指令の入力停止によりｎｉＩ
記命全命令実行開し前記入出力メモリをアクセスして演
算結果をＭ込む手段と、前記各応用命令の′ノーで行終
了毎に終了報知を発行する手段とを設け、基本演算回路
に、前記アクセス要求の入力待前記制御命令メモリから
前記各応用命令が読出されるまでＭｉＪ記待機指令を発
行する手段と、前記各応用命令の読出しにより前記待機
指令の発行を停止するとともにＬｌ’ｌ　ｉｔ己終了報
知が入力されるまで前記入出力メモリのアクセス権を前
記汎用演算回路に移行する手段上を設ける。

１作用〕 １）１１記のようにＦ：ｉｉ成された本発明のＰＣの場
合、基本演算回路が基本命令を実行する間に汎用演算回
路が補助メモリから応用命令を読出して実行し、入出力
メモリのアクセス直前まで進んだときに基本演算回路に
アクセス要求が発行される。

このとき、基本演算回路に応用命令が読出されるまでは
、基本演算回路の待機指令により汎用演算回路が実行を
中断する。

そして、基本演算回路に応用命令が読出されると、待機
指令の発行が停止されて汎用演算回路が実行を再開し、
このとき、応用命令が途中まで実行されているため、汎
用演算回路の演算が迅速に終了して演算結果が入出力メ
モリに書込まれる。

さらに、応用命令の演算が終了すると、基本演算回路に
終了報知が発行され、基本演算回路に次の命令が読出さ
れる。

そのため、基本演算回路に応用命令が読出されてから極
めて短時間にこの命令の実行が終了し、演算の高速化が
図られる。

〔実施例〕

■実施例について、第１図ないし第４図を参照して説明
する。

第１図において、（ＩＢ）はレジスタ等からなる基本演
算回路、（２Ｂ）はＣＰＵ構成の汎用演算回路、（＋、
、　］、Ｂ　）はプログラムメモ！Ｊ、（１２Ｂ）は補
助メモリを形成するワークメモリである。

そして、制御命令メモリとしてのユーザメモリ（３）の
全命令が第２図に示すように、基本命令ｎ（ｎ−１，２
，・・・）、応用命令ｍ（ｒｎ＝ｌ、２．・・・）で形
成される場合、ワークメモＩＪ　（１２Ｂ）は第３図に
ｉｊ”：すように、各応用命令ｍのみが補助メモリの領
域（Ａ）に１井込まれる。

この領域（Ａ）の書込みは、外部制御又は汎用演算回路
（２Ｂ）の命令転送制御により、ユーザメモリ（３）の
−Ｆ込み特等、ユーザメモリ（３）から基本演算回路（
ｉＢ）への読出しが開始される曲に行われる。

なお、ワークメモＩＪ　（１２１５）の領域（Ｂ）は第
５図のメモｌ）　（１，２Ａ、）と同（子、応用命令の
演算に用いられる。

−また、基本演算回路（ＩＢ）は第５図の演算回路（Ｉ
Ａ）の割込み（］、Ｎ’ｌ’ａ　）を発イテする手段の
代わりに、例えばゲート回路、フリップフロップ等のハ
ード回路で構成された次の（１）　、　ｆｉｉｌ　、　
（ｉｉ−の各手段を有する。

（１）後述のアクセス要求（ＡＣＣ：）の入力時、ユー
ザメモリ（３）から汎用命令が読出されるまで待機指令
（ＷＡＩＴ）を発行する手段。

１’＋ｉ＋応用命令が読出されたときに、待機指令（Ｗ
ＡＩＴ）の発行を停止するとともにマルチプレクサ（６
）ヲバヌ００に切換えて入出力メモ！Ｊ　（４１のアク
セス権を汎用演算回路（２Ｂ）に渡す手段。

（ｉｉｉ）読出された応用命令の演算結果が不要なとき
に、割込み（ＩＮＴ　ｈ　）を発行して汎用演算回路（
２Ｂ）に次の命令の実行を指令するとともに、前記次の
命令が応用命令であれば待機解除を指令する手段。

さらに、汎用演算回路（２Ｂ）はプログラムメモリ（１
１Ｂ）の動作プログラムに基き、第５図の演算回路（２
Ａ）の命令読出し２０手段等の代わりに、次の（ａ）。

曲　（ｃ）　、　ｆｄｌ　、　ｆｅｌ　、　（ｆ）の各
手段を有する。

ｆａ）ワークメモ！Ｊ　（１２Ｂ）の領域（Ａ）から各
庁、用命令を順次に読出す手段。

（ｂｌ　Ａ・用命令を入出力メモリ（４）のアクセス直
前まで実行したときにアクセス要求（ＡＣＣ：）を発行
する手段。

（ｃ）待機指令（ＷＡＩＴ）の入力により実行を中断す
る手段。

ｆｄ）待機命令（ＷＡＩＴ）の入力停止によシ実行を再
開して演算結果を入出力メモリ（４）に書込む手段。

Ｉｅ）割込み（ＩＮ’ｒｈ）の入力により次の応用命令
の読出し、実行に移行する手段。

げ）応用命令の実行終了毎に終了報知（ＳＴＡＲＴ）を
発行する手段。

そして、ユーザメモリ（３）から基本演算回路（ＩＢ）
への全命令の順次の読出しがｔｓ時に始まると、同時に
ワークメモ！Ｊ　（１２Ｂ）の領域（Ａ）から汎用演算
回路（２Ｂ）への読出しも始まる。

したがって、基本演算回路（ＩＢ）が読出された基本命
令ｎの演算を実行する間に、汎用演算回路（２Ｂ）が読
出された応用命令ｍを実行し、両波算回路（ｌｊｊ）。

（２Ｂ）が並列演算を行う。

そして、第４図ｆａ）に示すように基本演算回路（ＩＢ
）は基本命令１．２の演算を順に実行し、バスＣ８】。

マルチプレクサ（６）を介して入出力メモリ（４）に演
算結果を書込む。

また、第４図向に示すように汎用演算回路（２Ｂ）は応
用命令１の演算を実行し、この演算途中又は演算終了に
よりｔａ時に入出力メモリ（４）のアクセス直前まで実
行が進むと、アクセス要求（ＡＣＣ）を発行する。

このとき、基本命令２の実行中であるため、基本演算回
路（ＩＢ）が待機指令（ＷＡＩＴ）を発行し、この指令
（ＷＡＩＴ）が入力される間、汎用演算回路（２Ｂ）が
応用命令ｌの実行を中断する。

そして、基本命令２の演算結果が入出力メモリ（４１に
書込まれて基本命令２の実行が終了し、ユーザメモリ（
３）から応用命令１が読出されると、基本演算回路（Ｉ
Ｂ）は読出された直後のｔｂ時に待機指令（ＷＡＩＴ）
の発行を停止する。

また、制御信号ＳＥによってマルチプレクサ（６）をパ
ス叫に接続し、入出力メモリ（４）のアクセス権を汎用
演算回路（２Ｂ）に渡す。

そして、汎用演算回路（２Ｂ）は応用命令１の実行を再
開し、その演算結果をバスＱｄ　、マルチプレクサ（６
）を介して入出力メモリ（４）に書込み、応用命令１の
実行がｔｃ時に終了すると、このｔｃ時に終了報知（Ｓ
ＴＡＲＴ）を発行する。

この終了報知（ＳＴＡＲＴ）の入力により、基本演算回
路（ＩＢ）は待機状態から復帰するとともに、制御信号
ＳＥによってマルチプレクサ（６）をバス１８】に接続
して入出力メモリ（４）のアクセス権を戻す。

そして、ユーザメモリ（３）から次の基本命令３が読出
され、基本演算回路（ＩＢ）が基本命令３を実行する。

一方、ｔｃ時の終了報知（ＳＴＡＲＴ）の発行後、汎用
演算回路（２Ｂ）はワークメモ！Ｊ　（１２Ｂ）から次
の応用命令２を読出して実行し、この命令２がｆｄ時に
入出力メモリｒ４１のアクセス直前まで実行されると、
再びアクセス要求（ＡＣＣ：）を発行する。

このとき、基本命令３の実行中であるため基本演算回路
（ＩＢ）が待機指令（ＷＡＩＴ）を発行し、汎用演算回
路（２Ｂ）の実行が中断する。

そして、基本命令３の実行終了によりユーザメモリ（３
）から応用命令２が読出され、このとき、応用命令２の
演算結果が必要であれば、待機指令（ＷＡＩＴ）の発行
が停止されて応用命令１のときと同様の動作がくり返え
される。

しかし、応用命令２が直前の基本命令３の演算結果に基
く条件処理命令等からなり、しかも、その演算結果が不
要なときは、演算速度の一層の高速化を図るだめ、基本
演算回路（ＩＢ）は第４図ｆａｌのＩｅ時に待機指令（
ＷＡＩＴ）の発行を停止して割込み（ＩＮＴｈ）を発行
する。

この割込み（ＩＮＴｈ）の入力時、汎用演算回路（２Ｂ
）は動作プログラムに基〈割込処理によりワークメモ！
Ｊ　（１２Ｂ）から次の応用命令３を読出し、この読出
しが終了するｔｒ時に終了報知（ＳＴＡＲＴ）を発行し
て応用命令３の実行に移行し、入出力メモリ（４）のア
クセス直前のｔ、ｆ時にアクセス要求（ＡＣＣ）を発行
する。

まだ、終了報知（ＳＴＡＲＴ）の入力によシ基本演算回
路（ＩＢ）が次の命令の実行に移行する。

このとき、ユーザメモリ（３）から応用命令が読出され
ると、基本演算回路（ＩＢ）はアクセス要求（ＡＣＣ）
の入力に基き、待機指令（ＷＡＩＴ）の代わシに許可を
示す待機解除を発行するとともにアクセス権を汎用演算
回路（２Ｂ）に渡す。

そして、ユーザメモリ（３）の全命令が読出され、入出
力メモリ（４）に各演算結果が書込まれると、自演算回
路（ＩＦ３）、（２Ｂ）の演算が終了する。

このとき、各応用命令ｎ）がユーザメモリ（３）からの
読出しを待たずに途中まで先に実行されるため、ユーザ
メモリ（３）から各応用命令ｍが読出されたときに各命
令ｒｌ’ｌが迅速に実行されて終了し、しかも、不要な
応用命令の実行が途中で打切られて次の応用命令の実行
が行われるため、応用命令ｍの演算が極めて迅速に行わ
れる。

なお、前記実施例ではワークメモ’）　（１２Ｂ）の−
部の領域（Ａ）を補助メモリとしだが、補助メモリｒワ
ークメモリと別個に設けてもよい。

〔発明の効果〕

本発明は、以上説明したように構成されているため、以
下に記載する効果を奏する。

制御命令メモリと別個の補助メモリから汎用演算回路に
各応用命令を順次に読出し、基本演算回路の基本命令の
実行中に汎用演算回路によって応用命令を途中まで実行
したため、自演算回路が並列に動作し、制御命令メモリ
から基本演算回路に各応用命令が読出されたときに、各
応用命令の演算結果が短時間で入出力メモリに書込まれ
、応用命令の演算を高速化し、自演算回路の演算の切換
えに基くオーバーヘッドを著しく減少することができる
。

【図面の簡単な説明】

第１図ないし第４図は本発明のプログラマブル・コント
ローラの１実施例を示し、第１図はブロック図、第２図
、第３図はユーザメモリ、ワークメモリのメモリマツプ
、第４図ｆａｌ　、　ｆｂ）は動作説明用のタイミング
チャート、第５図は従来例のブロック図である。 （１］３）・・・基本演算回路、（２Ｂ）・・・汎用演
算回路、（３）・・・ユーザメモリ、（４１・・・入出
力メモＩＪ、（ＬＬＢ）・・・プログラムメモリ、（１
２Ｂ）・・・ワークメモリ。

Claims (1)

1. 【特許請求の範囲】 １　制御命令メモリに保持されたシーケンス制御の１ビ
   ット演算の各基本命令、複数ビット演算の各応用命令そ
   れぞれを実行する基本演算回路、汎用演算回路を備え、 前記制御命令メモリの処理順の全命令を前記基本演算回
   路に順次に読出すとともに、前記基本演算回路のアクセ
   ス制御により前記両演算回路の演算結果を前記処理順に
   入出力メモリに書込むプログラマブル・コントローラに
   おいて、 前記制御命令メモリと別個に前記各応用命令のみを保持
   し前記汎用演算回路が順次に読出す並列演算用の補助メ
   モリを備え、 前記汎用演算回路に、前記入出力メモリのアクセス直前
   までの命令実行によりアクセス要求を発行する手段と、
   待機指令の入力により前記命令実行を中断する手段と、
   前記待機指令の入力停止により前記命令実行を再開し前
   記入出力メモリをアクセスして演算結果を書込む手段と
   、前記各応用命令の実行終了毎に終了報知を発行する手
   段とを設け、 前記基本演算回路に、前記アクセス要求の入力時前記制
   御命令メモリから前記各応用命令が読出されるまで前記
   待機指令を発行する手段と、前記各応用命令の読出しに
   より前記待機指令の発行を停止するとともに前記終了報
   知が入力されるまで前記入出力メモリのアクセス権を前
   記汎用演算回路に移行する手段とを設けた ことを特徴とするプログラマブル・コントローラ。