JPS60159958A - デ−タ転送制御回路 - Google Patents
デ−タ転送制御回路Info
- Publication number
- JPS60159958A JPS60159958A JP1487284A JP1487284A JPS60159958A JP S60159958 A JPS60159958 A JP S60159958A JP 1487284 A JP1487284 A JP 1487284A JP 1487284 A JP1487284 A JP 1487284A JP S60159958 A JPS60159958 A JP S60159958A
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- JP
- Japan
- Prior art keywords
- data transfer
- instruction
- program
- data
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- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野の説明
本発明は、データ転送機能を持つプロセッサのデータ転
送制御回路に係シ、特にアドレス信号、リード／ライト
信号などの制御信号を出力しないプロセッサ（以下、ス
レーブプロセッサと称しそれに対し、制御信号を出力す
るものをマスタプロセッサと称する）のデータ転送制御
回路に関する。
送制御回路に係シ、特にアドレス信号、リード／ライト
信号などの制御信号を出力しないプロセッサ（以下、ス
レーブプロセッサと称しそれに対し、制御信号を出力す
るものをマスタプロセッサと称する）のデータ転送制御
回路に関する。
（２） 従来技術の説明
５ｌＥ１図はマスタプロセッサとのデータ転送の際に必
要なスレーブプロセッサのデータ転送制御回路の従来例
を示すものである。同図に於いて、１はプログラムカウ
ンタ、２はプログラムメモリ、３は命令レジスタ、４は
命令レジスタ３にラッチされた命令を解読する命令デコ
ーダ、８はデータ転送要求フラグ（以下ＲＱフラグと称
する）、９はマスタプロセッサとのデータバッファリン
グのためのインターフェイスレジスタ、１１はプログラ
ムカウンタ１に対して分岐信号を出力する分岐信号出力
回路、５〜７は命令デコーダ４から出力される命令のう
ちのインター７エイスレジスタ９を介する命令を示すも
ので、５はデータ転送命令、６はＲＱフラグをセットす
る命令、７は条件付分岐命令、１２は分岐信号出力回路
１１よ）出力される分岐信号、１０はマスタプロセッサ
によるデータ転送制御信号を示す。
要なスレーブプロセッサのデータ転送制御回路の従来例
を示すものである。同図に於いて、１はプログラムカウ
ンタ、２はプログラムメモリ、３は命令レジスタ、４は
命令レジスタ３にラッチされた命令を解読する命令デコ
ーダ、８はデータ転送要求フラグ（以下ＲＱフラグと称
する）、９はマスタプロセッサとのデータバッファリン
グのためのインターフェイスレジスタ、１１はプログラ
ムカウンタ１に対して分岐信号を出力する分岐信号出力
回路、５〜７は命令デコーダ４から出力される命令のう
ちのインター７エイスレジスタ９を介する命令を示すも
ので、５はデータ転送命令、６はＲＱフラグをセットす
る命令、７は条件付分岐命令、１２は分岐信号出力回路
１１よ）出力される分岐信号、１０はマスタプロセッサ
によるデータ転送制御信号を示す。
ＲＱフラグ８はマスタプロセッサに対してデータ転送を
要求すると、ＲＱフラグ８をセットする命令６によｐセ
ットされ、また、マスタプロセッサによるデータ転送が
終了すると（書き込みサイクルに入ってから書き込みサ
イクルが終了するまでを含む）、データ転送制御信号１
゜によシリセットされる。つまり、とのＲＱフラグ８に
よシスレーププロセッサはマスタプロセッサに対してデ
ータ転送を要求した後、そのデータ転送がマスタプロセ
ッサによる読み出しの場合はマスタプロセッサにょジイ
ンター７エイスレジスタ９のデータが読み出されたがど
うがマスタプロセッサによる書き込みの場合は、マスク
によジインター７エイスレジスタ９にデータが書き込ま
れたかどうかを判断することが可能となる。
要求すると、ＲＱフラグ８をセットする命令６によｐセ
ットされ、また、マスタプロセッサによるデータ転送が
終了すると（書き込みサイクルに入ってから書き込みサ
イクルが終了するまでを含む）、データ転送制御信号１
゜によシリセットされる。つまり、とのＲＱフラグ８に
よシスレーププロセッサはマスタプロセッサに対してデ
ータ転送を要求した後、そのデータ転送がマスタプロセ
ッサによる読み出しの場合はマスタプロセッサにょジイ
ンター７エイスレジスタ９のデータが読み出されたがど
うがマスタプロセッサによる書き込みの場合は、マスク
によジインター７エイスレジスタ９にデータが書き込ま
れたかどうかを判断することが可能となる。
インターフェイスレジスタ９はマスタプロセッサとのデ
ータ転送回路の中でデータのバッファとして使用される
。マスタプロセッサによる読み出しの場合は、スレーブ
プロセッサはインターフェイスレジスタに、マスタプロ
セッサに与えるデータを書き込み、ＲＱフラグ８をセッ
トしてマスタプロセッサに対してデータの読み出しを要
求すれば、マスタプロセッサーがデータの読み出しを完
了するまでは、インター７エイスレジスタ９の内容を書
き変えてしまわない範囲で別の処理を実行できる。
ータ転送回路の中でデータのバッファとして使用される
。マスタプロセッサによる読み出しの場合は、スレーブ
プロセッサはインターフェイスレジスタに、マスタプロ
セッサに与えるデータを書き込み、ＲＱフラグ８をセッ
トしてマスタプロセッサに対してデータの読み出しを要
求すれば、マスタプロセッサーがデータの読み出しを完
了するまでは、インター７エイスレジスタ９の内容を書
き変えてしまわない範囲で別の処理を実行できる。
同様にマスタプロセッサによる書き込みの場、合も、Ｒ
Ｑフラグ８をセットしてマスタプロセッサに対してデー
タの書き込みを要求すれば、そのデータを必要としない
範囲で別の処理を実行できる。つまジインターフェイス
レジスタ９はバッファとして使用されプロセッサの処理
効率を向上させている。
Ｑフラグ８をセットしてマスタプロセッサに対してデー
タの書き込みを要求すれば、そのデータを必要としない
範囲で別の処理を実行できる。つまジインターフェイス
レジスタ９はバッファとして使用されプロセッサの処理
効率を向上させている。
しかしながら、第１図に示す様な従来の回路例によると
、データ転送（読み出し、書き込みとも）が終了したか
どうかを、条件付分岐命令７（ＲＱフラグの状態が１か
Ｏかをテストして、その状態によってプログラムカウン
タをコントロールするための命令）と、ＲＱ７ラグ８の
状態によシ判断しているため条件付分岐命令７をプログ
ラムシーケンス中の適正な箇所に挿入し、その後のシー
ケンスに、次にインターフェイスレジスタ９を介してデ
ータ転送を行う命令を置 １く必要があった。そのため
、プログラムを作成する際に、処理速度が最も優れ、し
かも手順前後（マスクによるデータ転送が終了していな
い状態のインターフェイスレジスタをアクセスしてしま
うという様な誤シ）のないプログラムを作成するために
、 プログラムシーケンスがデータ転送時チ状ｔｑにあるの
か、データ転送が終了した状態にあるのかを注意しなけ
ればいけないし、スレーププ １０セツサは一般にプロ
グラムメモリ容量が限られているため、条件付分岐命令
のステップ数も負担が大きいという欠点を持っている。
、データ転送（読み出し、書き込みとも）が終了したか
どうかを、条件付分岐命令７（ＲＱフラグの状態が１か
Ｏかをテストして、その状態によってプログラムカウン
タをコントロールするための命令）と、ＲＱ７ラグ８の
状態によシ判断しているため条件付分岐命令７をプログ
ラムシーケンス中の適正な箇所に挿入し、その後のシー
ケンスに、次にインターフェイスレジスタ９を介してデ
ータ転送を行う命令を置 １く必要があった。そのため
、プログラムを作成する際に、処理速度が最も優れ、し
かも手順前後（マスクによるデータ転送が終了していな
い状態のインターフェイスレジスタをアクセスしてしま
うという様な誤シ）のないプログラムを作成するために
、 プログラムシーケンスがデータ転送時チ状ｔｑにあるの
か、データ転送が終了した状態にあるのかを注意しなけ
ればいけないし、スレーププ １０セツサは一般にプロ
グラムメモリ容量が限られているため、条件付分岐命令
のステップ数も負担が大きいという欠点を持っている。
、３） 発明の詳細な説明
本発明の目的は、スレーブプロセッサのデータ転送実行
待ちを、インターフェイスレジスタをアクセスする命令
を実行するマシンサイクルで自動的に行うことで、デー
タ転送待ちのための条件付分岐命令を省略して、上記欠
点を解決したデータ転送制御回路を提供することにある
。
待ちを、インターフェイスレジスタをアクセスする命令
を実行するマシンサイクルで自動的に行うことで、デー
タ転送待ちのための条件付分岐命令を省略して、上記欠
点を解決したデータ転送制御回路を提供することにある
。
４）発明の構成
本発明によれば、プログラムカウンタと、命令デコーダ
と、ＲＱフラグと、インター７エイスレジスタと、イン
ターフェイスレジスタを介するデータ転送命令及びＲＱ
フラグとを入力信号としてデータ転送要求フラグの状態
によりプログラムシーケンスを、データ転送待ち状態に
せしめる制御回路とでデータ転送制御回路を構成するも
のである。
と、ＲＱフラグと、インター７エイスレジスタと、イン
ターフェイスレジスタを介するデータ転送命令及びＲＱ
フラグとを入力信号としてデータ転送要求フラグの状態
によりプログラムシーケンスを、データ転送待ち状態に
せしめる制御回路とでデータ転送制御回路を構成するも
のである。
５） 発明の詳細な説明
次に本発明の実施例について、図面を参照して説明する
。従来例を示すＷ、１図と、本発明の実施例を示す第２
図とを比較して異なるのは従来例では条件付分岐命令７
とＲＱフラグ８とを入力信号とする分岐信号出力回路１
１よ多出力される分岐信号１２によシブログラムカウン
タ１を制御していた部分が（第１図）、本発明の実施例
ではインターフェイスレジスタを介してデータ転送する
命令５とＲＱフラグ８を入力信号とする制御回路１３に
よ多出力されるプログラムカウンタ制御信号１４によシ
ブログラムカウンタ１を制御している（第２図）。第２
図の回路ではインターフェイスレジスタのデータバッフ
ァとしての動作は従来例と全く同様であるが、マスクに
よるデータ転送が終了したかどうかは、インタフェイス
レジスタを介してデータ転送する命令５が実行されたタ
イミングでの囮フラグ８の状態によシ制御回路１３がプ
ログラムカウンタ制御信号１４でプログラムカウンタ１
を制御する。そのためＲＱ７ラグ８をセットして、マス
タプロセッサーに対してデータ転送を要求した後、その
後に続く命令群のうち、インターフェイスレジスタを介
してデータ転送する命令を実行する直前までのプログラ
ムシーケンスが自動的に実行されしかも条件付分岐命令
は不要である。
。従来例を示すＷ、１図と、本発明の実施例を示す第２
図とを比較して異なるのは従来例では条件付分岐命令７
とＲＱフラグ８とを入力信号とする分岐信号出力回路１
１よ多出力される分岐信号１２によシブログラムカウン
タ１を制御していた部分が（第１図）、本発明の実施例
ではインターフェイスレジスタを介してデータ転送する
命令５とＲＱフラグ８を入力信号とする制御回路１３に
よ多出力されるプログラムカウンタ制御信号１４によシ
ブログラムカウンタ１を制御している（第２図）。第２
図の回路ではインターフェイスレジスタのデータバッフ
ァとしての動作は従来例と全く同様であるが、マスクに
よるデータ転送が終了したかどうかは、インタフェイス
レジスタを介してデータ転送する命令５が実行されたタ
イミングでの囮フラグ８の状態によシ制御回路１３がプ
ログラムカウンタ制御信号１４でプログラムカウンタ１
を制御する。そのためＲＱ７ラグ８をセットして、マス
タプロセッサーに対してデータ転送を要求した後、その
後に続く命令群のうち、インターフェイスレジスタを介
してデータ転送する命令を実行する直前までのプログラ
ムシーケンスが自動的に実行されしかも条件付分岐命令
は不要である。
ここで６自動的に°′という表現は、従来例では前述の
ようにプログラマがプログラムシーケンス中の適正な位
置に条件付分岐命令を挿入する必要があったが本発明の
実施例によればその必要がないことを意味する。つまり
本発明によりデータ転送制御回路を構成すれば、従来必
要であったデータ転送待ちのための条件付分岐命令が不
要となる。
ようにプログラマがプログラムシーケンス中の適正な位
置に条件付分岐命令を挿入する必要があったが本発明の
実施例によればその必要がないことを意味する。つまり
本発明によりデータ転送制御回路を構成すれば、従来必
要であったデータ転送待ちのための条件付分岐命令が不
要となる。
そのことにより
（１）プログラムのステップ数が減少する。
（２）プログラム作成が容易になる。
（３）処理速度の速いプログラムが確実に得られる。
という効果が得られる。
（１）については条件付分岐命令が省略されるのでプロ
グラムステップ数が減少し、プログラムメモリエリアが
有効に使用されるという点で効果が明確である。
グラムステップ数が減少し、プログラムメモリエリアが
有効に使用されるという点で効果が明確である。
（２）、（３）について例をあげて説明する。
次の仕様を持つスレーブプロセッサを想定する。
・内部に読み出し／書き込み可能なデータメモリ（ＲＡ
Ｍ）を持つ。
Ｍ）を持つ。
・そのＲＡＭはアドレスレジスタ（ＰＯＩＮＴＥＲ）に
より読み出し／書き込みの番地が指定される。
より読み出し／書き込みの番地が指定される。
このスレーブプロセッサでマスタプロセッサーからのデ
ータをＲＡＭのある番地に書き込むプログラムを考える
と、従来のスレーブブロセ イッサでは第３図及び第４
図で示す２つのプログラム例（１）、 （２）が考えら
れる。プログラム例（１）と（２）とを比較すると、マ
スクがスレーブプロセッサのデータ転送要求を確認して
データ転送を行うまでにはスレーブプロセッサの命令サ
イクルで数サイクル必要とするため、その間にＰＯＩＮ
ＴＥＪをセットしておく手順である（２）のプログラム
例のほうが動作終了までの処理速度は速い。
ータをＲＡＭのある番地に書き込むプログラムを考える
と、従来のスレーブブロセ イッサでは第３図及び第４
図で示す２つのプログラム例（１）、 （２）が考えら
れる。プログラム例（１）と（２）とを比較すると、マ
スクがスレーブプロセッサのデータ転送要求を確認して
データ転送を行うまでにはスレーブプロセッサの命令サ
イクルで数サイクル必要とするため、その間にＰＯＩＮ
ＴＥＪをセットしておく手順である（２）のプログラム
例のほうが動作終了までの処理速度は速い。
この例のように、従来のデータ転送制御回路を有するス
レーブプロセッサでは作成されたプログラムの種類によ
って処理速度に差があるため、プログラム作成者は、処
理速度の最も優れたプログラムを作成するための労力を
必要とする。しかし、本発明によるデータ転送制御回路
を有するスレーブプロセッサでは、第５図のプログラム
例（３）のように、プログラムステツノ数も少く、処理
速度の点でも優れたプログラムが容易に作成可能である
。
レーブプロセッサでは作成されたプログラムの種類によ
って処理速度に差があるため、プログラム作成者は、処
理速度の最も優れたプログラムを作成するための労力を
必要とする。しかし、本発明によるデータ転送制御回路
を有するスレーブプロセッサでは、第５図のプログラム
例（３）のように、プログラムステツノ数も少く、処理
速度の点でも優れたプログラムが容易に作成可能である
。
第１図は従来のデータ転送制御回路を説明するブロック
図、第２図は本発明の一実施例を説明するブロック図で
ある。 １・・・・・・プログラムカウンタ、２・旧・・プログ
ラムメモリ、３・・・・・・命令レジスタ、４・旧・・
命令テコーダ、５・・・・・・インターフェイスレジス
タを介するデ−夕転送命令、６・・・・・・ＲＱフラグ
セット命令、７・・・・・・争件付分岐命令（第１図の
み）、８・・・・・・ＲＱフラグ、９・・・・・・イン
ターフェイスレジスタ、１０・・・・・・マスタによる
データ転送制御信号、１１・・・・・・分岐信号出力回
路、１２・・・・・・分岐信号、１３・・・・・・制御
回路、１４・・・・・・プログラムカウンタ制御信号ｗ
、３図及び第４図は従来のデータ転送制御回路によるス
レーブプロセッサのプログラム例のフローチャート、第
５図は本発明の構成を採用したスレーブプロセッサのプ
ログラム例のフローチャートである。 外仰ハ゛ス 茅１＠ 半５＠ フ・ロク゛ラム４刈（３） ごの今４′か“ 陰り４１１７７４７０ ］；］１：＠１−５ｈ＝Ｊｃ’
ａア゛−タ転送ｊ１１フー？欠４丁され）。
図、第２図は本発明の一実施例を説明するブロック図で
ある。 １・・・・・・プログラムカウンタ、２・旧・・プログ
ラムメモリ、３・・・・・・命令レジスタ、４・旧・・
命令テコーダ、５・・・・・・インターフェイスレジス
タを介するデ−夕転送命令、６・・・・・・ＲＱフラグ
セット命令、７・・・・・・争件付分岐命令（第１図の
み）、８・・・・・・ＲＱフラグ、９・・・・・・イン
ターフェイスレジスタ、１０・・・・・・マスタによる
データ転送制御信号、１１・・・・・・分岐信号出力回
路、１２・・・・・・分岐信号、１３・・・・・・制御
回路、１４・・・・・・プログラムカウンタ制御信号ｗ
、３図及び第４図は従来のデータ転送制御回路によるス
レーブプロセッサのプログラム例のフローチャート、第
５図は本発明の構成を採用したスレーブプロセッサのプ
ログラム例のフローチャートである。 外仰ハ゛ス 茅１＠ 半５＠ フ・ロク゛ラム４刈（３） ごの今４′か“ 陰り４１１７７４７０ ］；］１：＠１−５ｈ＝Ｊｃ’
ａア゛−タ転送ｊ１１フー？欠４丁され）。
Claims (1)
- 実行すべき命令が格納された記憶番地を指定するプログ
ラムカウンタと、前記記憶番地よシ読み出された命令を
解読する命令デコーダと、データ転送要求命令によシセ
ットされ、データ転送の実行によシリセットされるデー
タ転送要求フラグと、外部とのデータ転送を行うための
データバッファリング手段としてのインターフェイスレ
ジスタと、データ転送要求命令を実行する場合、データ
転送要求フラグの状態によシ前記データ転送要求命令の
実行を待ち状態にせしめる制御回路とを有することを特
徴としたデータ転送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487284A JPS60159958A (ja) | 1984-01-30 | 1984-01-30 | デ−タ転送制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487284A JPS60159958A (ja) | 1984-01-30 | 1984-01-30 | デ−タ転送制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60159958A true JPS60159958A (ja) | 1985-08-21 |
| JPH0218746B2 JPH0218746B2 (ja) | 1990-04-26 |
Family
ID=11873104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1487284A Granted JPS60159958A (ja) | 1984-01-30 | 1984-01-30 | デ−タ転送制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60159958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218153A (ja) * | 1984-04-13 | 1985-10-31 | Oki Electric Ind Co Ltd | プロセッサ間通信方法 |
| JPH03156558A (ja) * | 1989-11-14 | 1991-07-04 | Nec Home Electron Ltd | ホストｃｐｕとコプロセッサとの間の通信方法 |
-
1984
- 1984-01-30 JP JP1487284A patent/JPS60159958A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218153A (ja) * | 1984-04-13 | 1985-10-31 | Oki Electric Ind Co Ltd | プロセッサ間通信方法 |
| JPH03156558A (ja) * | 1989-11-14 | 1991-07-04 | Nec Home Electron Ltd | ホストｃｐｕとコプロセッサとの間の通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218746B2 (ja) | 1990-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |