JPH03189989A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03189989A JPH03189989A JP1327938A JP32793889A JPH03189989A JP H03189989 A JPH03189989 A JP H03189989A JP 1327938 A JP1327938 A JP 1327938A JP 32793889 A JP32793889 A JP 32793889A JP H03189989 A JPH03189989 A JP H03189989A
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- JP
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- ram
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- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000015654 memory Effects 0.000 claims abstract description 40
- 238000005192 partition Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101000682328 Bacillus subtilis (strain 168) 50S ribosomal protein L18 Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ、中でもラスタースキャングラ
フィックス表示用マルチポートメモリに関するものであ
る。
フィックス表示用マルチポートメモリに関するものであ
る。
従来の技術
近年、グラフィック端末等における画像処理のま
ためにマルチポートメモリが多く用いられるようになっ
た。
た。
以下に、従来のマルチポートメモリについて説明する。
第３図は、従来のマルチポートメモリのブロック図を示
したものである。ＷＬＩ〜ｗｔｎはランダムアクセスメ
モリ（ＲＡＭ）のワード線、ＢＬＩ〜Ｂ Ｌ１２はＲＡ
Ｍのビット線、Ｔ１−Ｔ１６は列アドレス転送ゲート、
Ｄｔ＋−Ｄｔ４はデータ線である。
したものである。ＷＬＩ〜ｗｔｎはランダムアクセスメ
モリ（ＲＡＭ）のワード線、ＢＬＩ〜Ｂ Ｌ１２はＲＡ
Ｍのビット線、Ｔ１−Ｔ１６は列アドレス転送ゲート、
Ｄｔ＋−Ｄｔ４はデータ線である。
このマルチポートメモリについて、その動作を説明する
。ＲＡＭに対するデータの入出力はＤＬＩ〜ＤＬ４のデ
ータ線を用いて行なわれる。例えば、データ線ＤＬＩ〜
ＤＬ４のデータ線上のデータをワード線ＷＬ＋の上のメ
モリセルに書込む場合を考える。ワード線Ｗ Ｌ ＋が
選択され、列アドレスデコーダによって選択されたビッ
ト線とワード線Ｗ Ｌ ＋に接続するメモリセルにデー
タが書込まれる。また、読出しの場合は、選択されたワ
ード線と列アドレスデコーダによって選択されたビット
線とに接続するメモリセルのデータがデータ線ＤＬＩ〜
ＤＬ４の各線を通って読出される。
。ＲＡＭに対するデータの入出力はＤＬＩ〜ＤＬ４のデ
ータ線を用いて行なわれる。例えば、データ線ＤＬＩ〜
ＤＬ４のデータ線上のデータをワード線ＷＬ＋の上のメ
モリセルに書込む場合を考える。ワード線Ｗ Ｌ ＋が
選択され、列アドレスデコーダによって選択されたビッ
ト線とワード線Ｗ Ｌ ＋に接続するメモリセルにデー
タが書込まれる。また、読出しの場合は、選択されたワ
ード線と列アドレスデコーダによって選択されたビット
線とに接続するメモリセルのデータがデータ線ＤＬＩ〜
ＤＬ４の各線を通って読出される。
次に、シリアルアクセスメモリ（ＳＡＭ）からシリアル
データを読出す場合には、ＲＡＭ内の選択されたワード
線に接続するメモリセルのデータが、ビット線を通って
ＳＡＭに転送されシリアルデータとして出力される。画
面表示を行なう際には画面に表示するためのデータをＲ
ＡＭに書込み、そのデータをＳＡＭに転送し、シリアル
出力して画面表示していた。
データを読出す場合には、ＲＡＭ内の選択されたワード
線に接続するメモリセルのデータが、ビット線を通って
ＳＡＭに転送されシリアルデータとして出力される。画
面表示を行なう際には画面に表示するためのデータをＲ
ＡＭに書込み、そのデータをＳＡＭに転送し、シリアル
出力して画面表示していた。
発明が解決しようとする課題
従来の構成では、通常の使用方法に従ってＳＡＭに転送
されたデータを走査線の動きに合わせて連続して出力す
る場合、ＳＡＭのデータは転送時に選択されたワード線
上のデータに等しくなるため、基本的に１本のワード線
上のデータが１本の走査線上、あるいはその一部分に表
示されることになる。従って縦方向の広がりを持ち、複
数の走査線にかかわる図形をＲＡＭに書込む場合、行ア
ドレスの異なる複数のワード線をアクセスしなければな
らない。一般にダイナミックＲＡＭでは行アドレスが同
じで列アドレスのみが異なるメモリセルをアクセスする
ときには、ページモード等の高速アクセスモードが利用
できるが、行アドレスが異なればページモードよりも約
２倍の時間を要する通常のアクセスモードしか使えない
。すなわち、縦方向に広がりを持つ図形をメモリに書込
む場合、従来のマルチポートメモリでは、スピードの遅
い通常のアクセスモードしか利用できず、表示図形の書
込み速度が遅いという欠点があった。
されたデータを走査線の動きに合わせて連続して出力す
る場合、ＳＡＭのデータは転送時に選択されたワード線
上のデータに等しくなるため、基本的に１本のワード線
上のデータが１本の走査線上、あるいはその一部分に表
示されることになる。従って縦方向の広がりを持ち、複
数の走査線にかかわる図形をＲＡＭに書込む場合、行ア
ドレスの異なる複数のワード線をアクセスしなければな
らない。一般にダイナミックＲＡＭでは行アドレスが同
じで列アドレスのみが異なるメモリセルをアクセスする
ときには、ページモード等の高速アクセスモードが利用
できるが、行アドレスが異なればページモードよりも約
２倍の時間を要する通常のアクセスモードしか使えない
。すなわち、縦方向に広がりを持つ図形をメモリに書込
む場合、従来のマルチポートメモリでは、スピードの遅
い通常のアクセスモードしか利用できず、表示図形の書
込み速度が遅いという欠点があった。
また、従来のマルチポートメモリを用いた場合でも、１
本のワード線上のデータを表示画面上で縦方向の広がり
を持つ２次元の矩形領域に対応させるようにすれば、縦
方向の広がりを持つ図形をベージモードで書込むことは
できる。しかしその場合、ＳＡＭに転送した１ワ一ド線
分のデータのうち、実際に走査線上に沿って連続的に出
力され、画面の表示のために使用されるのは、前記矩形
領域内でその走査線上に位置するデータのみとなる。
本のワード線上のデータを表示画面上で縦方向の広がり
を持つ２次元の矩形領域に対応させるようにすれば、縦
方向の広がりを持つ図形をベージモードで書込むことは
できる。しかしその場合、ＳＡＭに転送した１ワ一ド線
分のデータのうち、実際に走査線上に沿って連続的に出
力され、画面の表示のために使用されるのは、前記矩形
領域内でその走査線上に位置するデータのみとなる。
前記矩形領域内であっても別の走査線上に位置するデー
タは別の転送サイクルで転送し直さなければ表示できな
い。つまり、転送されるデータのうち実際に表示に使わ
れているのはごくわずかで、他の大部分のデータは無駄
な転送ということになる。その無駄な転送のため、消費
電力やチップ上のＳＡ、Ｍのレイアウト面積を無駄に使
用していることになる。
タは別の転送サイクルで転送し直さなければ表示できな
い。つまり、転送されるデータのうち実際に表示に使わ
れているのはごくわずかで、他の大部分のデータは無駄
な転送ということになる。その無駄な転送のため、消費
電力やチップ上のＳＡ、Ｍのレイアウト面積を無駄に使
用していることになる。
本発明は、上記の課題を解決するため、前記矩形領域内
の１走査線上のデータのみをＳＡＭに転送できるように
、必要な列アドレスのデータのみを選択して転送し、無
駄なデータ転送をせず、しかも縦方向の広がりを持つ図
形でもベージモード等の高速アクセスモードで書込むこ
とのできるマルチポートメモリを提供するものである。
の１走査線上のデータのみをＳＡＭに転送できるように
、必要な列アドレスのデータのみを選択して転送し、無
駄なデータ転送をせず、しかも縦方向の広がりを持つ図
形でもベージモード等の高速アクセスモードで書込むこ
とのできるマルチポートメモリを提供するものである。
課題を解決するための手段
この目的を達成するために本発明のマルチポートメモリ
は、ＲＡＭのデータを列アドレス毎に分割して転送しシ
リアル出力するために、ＲＡＭとＲＡＭのビット線と列
アドレス選択ゲートを介して接続するデータ線と、前記
ＲＡＭのビット線と列アドレス選択ゲートとデータ線を
介してＲＡＭと接続するＳＡＭを有している。
は、ＲＡＭのデータを列アドレス毎に分割して転送しシ
リアル出力するために、ＲＡＭとＲＡＭのビット線と列
アドレス選択ゲートを介して接続するデータ線と、前記
ＲＡＭのビット線と列アドレス選択ゲートとデータ線を
介してＲＡＭと接続するＳＡＭを有している。
作用
この構成によって、画面に表示するデータをＲＡ、 Ｍ
に書込む時間を短縮し、画面表示を高速化することがで
きると同時に、ＲＡＭのデータを画面に読出す際に無駄
なデータ転送をすることがなくなる。
に書込む時間を短縮し、画面表示を高速化することがで
きると同時に、ＲＡＭのデータを画面に読出す際に無駄
なデータ転送をすることがなくなる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。以下の説明では簡単のため、データ線の数が４で
、列アドレスの数も４の場合をとり上げるが、データ線
の数や列アドレスの数がもっと多い場合でも本発明を実
施できるのはもちろんである。また、ビット線やデータ
線は２本を１対として用いられるが、これも簡単のため
１本の線で示しである。第１図は、本発明のマルチポー
トメモリのブロック図を示したものである。
する。以下の説明では簡単のため、データ線の数が４で
、列アドレスの数も４の場合をとり上げるが、データ線
の数や列アドレスの数がもっと多い場合でも本発明を実
施できるのはもちろんである。また、ビット線やデータ
線は２本を１対として用いられるが、これも簡単のため
１本の線で示しである。第１図は、本発明のマルチポー
トメモリのブロック図を示したものである。
ＷＬＩ−ＷＬｎはＲＡＭのワード線、ＢＬＩ〜Ｂ Ｌｉ
２はＲＡＭのビット線、ＴＩ〜ＴＩ６は列アドレス転送
ゲート、ＤＬＩ〜Ｄ ＋、 ＜はデータ線である。ＲＡ
Ｍに対するデータの入出力は、ＤＬｌ〜ＤＬ４の各デー
タ線を用いて行なわれる。例えばＤＬＩ〜Ｄ１．４の各
データ線上のデータをワード線ＷＬ＋のメモリセルに書
込む場合を考える。ワード線ＷＬ＋が選択され列アドレ
スデコーダによって選択されたビット線と、ワード線Ｗ
Ｌ＋とに接続されたメモリセルにデータが書込まれる。
２はＲＡＭのビット線、ＴＩ〜ＴＩ６は列アドレス転送
ゲート、ＤＬＩ〜Ｄ ＋、 ＜はデータ線である。ＲＡ
Ｍに対するデータの入出力は、ＤＬｌ〜ＤＬ４の各デー
タ線を用いて行なわれる。例えばＤＬＩ〜Ｄ１．４の各
データ線上のデータをワード線ＷＬ＋のメモリセルに書
込む場合を考える。ワード線ＷＬ＋が選択され列アドレ
スデコーダによって選択されたビット線と、ワード線Ｗ
Ｌ＋とに接続されたメモリセルにデータが書込まれる。
また読出しの場合には、選択されたワード線と列アドレ
スデコータによって選択されたビット線とに接続された
メモリセルのデータがＤＬＩ〜ＤＬ４の各データ線を通
って読出される。次にＳＡＭからシリアルデータを読出
す場合には、ＲＡＭ内の選択されたワード線に接続され
たメモリセルのデータがビット線上に読出され、列アド
レスデコーダによって選択された列アドレスのデータが
列アドレス転送ゲートＴ、〜Ｔ１６のうち゛°オン°゛
となった列アドレス転送ゲート、データ線Ｄ１．Ｉ〜Ｄ
Ｉ、４のいずれかのデータ線を通ってＳＡＭに転送され
、シリアル出力される。例えば、ワード線ＷＬ＋が選択
され列アドレス転送ゲ−）Ｔ９〜ＴＩ２が°゛オン゛°
なった場合、ワード線Ｗ Ｌ ＋とビット線ＢＬ９〜Ｂ
Ｌ１２に接続された各メモリセルのデータが、ＳＡＭに
転送されシリアルデータとして出力される。
スデコータによって選択されたビット線とに接続された
メモリセルのデータがＤＬＩ〜ＤＬ４の各データ線を通
って読出される。次にＳＡＭからシリアルデータを読出
す場合には、ＲＡＭ内の選択されたワード線に接続され
たメモリセルのデータがビット線上に読出され、列アド
レスデコーダによって選択された列アドレスのデータが
列アドレス転送ゲートＴ、〜Ｔ１６のうち゛°オン°゛
となった列アドレス転送ゲート、データ線Ｄ１．Ｉ〜Ｄ
Ｉ、４のいずれかのデータ線を通ってＳＡＭに転送され
、シリアル出力される。例えば、ワード線ＷＬ＋が選択
され列アドレス転送ゲ−）Ｔ９〜ＴＩ２が°゛オン゛°
なった場合、ワード線Ｗ Ｌ ＋とビット線ＢＬ９〜Ｂ
Ｌ１２に接続された各メモリセルのデータが、ＳＡＭに
転送されシリアルデータとして出力される。
上記のように本発明のマルチポートメモリは、１つの列
アドレス分のデータのみをＳＡＭに転送することが可能
で、ＳＡＭの大きさも１つの列アドレス分のデータのサ
イズに合わせて設計することが可能なため、レイアウト
面積を小さくすることができる。
アドレス分のデータのみをＳＡＭに転送することが可能
で、ＳＡＭの大きさも１つの列アドレス分のデータのサ
イズに合わせて設計することが可能なため、レイアウト
面積を小さくすることができる。
次に、本発明のマルチポートメモリをグラフィック端末
の画像処理に用いる場合の動作について説明する。第２
図は、グラフインク端末の画面を示したものである。（
１）〜（ｎ）は画面を矩形で分割した各ブロック、Ａ−
Ｄは各ブロック内に存在する走査線である。第２図では
、ブロック内の走査線はＡ−Ｄの４本の場合を用いてい
るが、１つのブロック内の走査線の数はそのグラフィッ
ク端末に使用するマルチポートメモリの記憶容量とその
他の要因によって決定されるため、ブロック内の走査線
が４本以外の場合でも本発明を同様に実施することが可
能である。第２図に示すように、画面上を（１）〜（ｎ
＋の矩形のブロックに分割し、各ブロックのデータ量は
本発明のマルチポートメモリのＲＡＭの１本のワード線
に接続するメモリセルに書込むことが可能なデータ量と
同等のものとする。
の画像処理に用いる場合の動作について説明する。第２
図は、グラフインク端末の画面を示したものである。（
１）〜（ｎ）は画面を矩形で分割した各ブロック、Ａ−
Ｄは各ブロック内に存在する走査線である。第２図では
、ブロック内の走査線はＡ−Ｄの４本の場合を用いてい
るが、１つのブロック内の走査線の数はそのグラフィッ
ク端末に使用するマルチポートメモリの記憶容量とその
他の要因によって決定されるため、ブロック内の走査線
が４本以外の場合でも本発明を同様に実施することが可
能である。第２図に示すように、画面上を（１）〜（ｎ
＋の矩形のブロックに分割し、各ブロックのデータ量は
本発明のマルチポートメモリのＲＡＭの１本のワード線
に接続するメモリセルに書込むことが可能なデータ量と
同等のものとする。
画面に表示するだめのデータを本発明のマルチポートメ
モリのＲＡＭに書込む場合には、画面の各ブロック内の
範囲で、ページモードでの書込みが可能である。次に、
ＲＡＭに書込まれたデータを画面に出力する場合には、
ＲＡＭのワード線を１本選択し、そのワード線に接続す
るメモリセルのうち列アドレスデコーダで選択されたビ
ット線に接続するメモリセルのデータ４個がＳＡＭに転
送されてシリアル出力され、第２図の（１）のブロック
Ａの走査線に表示される。そして、次に表示されるデー
タは、ＲＡＭの別のワード線を選択し、同様に、選択さ
れたワード線に接続されたメモリセルのうぢ、列アドレ
スデコーダで選択されたビット線に接続するメモリセル
のデータ４個がＳＡＭへ転送され、シリアル出力されて
第２図の（２）のブロックのＡの走査線上に表示される
。つまり、表示されるデータは、走査線に沿って、また
、ブロックが変わるたびにＲＡＭからＳＡＭへのデータ
転送を繰返しながら表示を行なう。
モリのＲＡＭに書込む場合には、画面の各ブロック内の
範囲で、ページモードでの書込みが可能である。次に、
ＲＡＭに書込まれたデータを画面に出力する場合には、
ＲＡＭのワード線を１本選択し、そのワード線に接続す
るメモリセルのうち列アドレスデコーダで選択されたビ
ット線に接続するメモリセルのデータ４個がＳＡＭに転
送されてシリアル出力され、第２図の（１）のブロック
Ａの走査線に表示される。そして、次に表示されるデー
タは、ＲＡＭの別のワード線を選択し、同様に、選択さ
れたワード線に接続されたメモリセルのうぢ、列アドレ
スデコーダで選択されたビット線に接続するメモリセル
のデータ４個がＳＡＭへ転送され、シリアル出力されて
第２図の（２）のブロックのＡの走査線上に表示される
。つまり、表示されるデータは、走査線に沿って、また
、ブロックが変わるたびにＲＡＭからＳＡＭへのデータ
転送を繰返しながら表示を行なう。
発明の効果
本発明のマルチポートメモリによれば、画面に表示する
ためのデータをＲＡＭに書込む場合、ページモードによ
って画面の各ブロックのデータをＲＡＭに書込むことが
できるため、書込み時間が大幅に短縮できる。
ためのデータをＲＡＭに書込む場合、ページモードによ
って画面の各ブロックのデータをＲＡＭに書込むことが
できるため、書込み時間が大幅に短縮できる。
第１図は本発明の実施例のマルチポートメモリのブロッ
ク図、第２図はグラフィック端末の画面ＷＬＩ〜Ｗ、。 ・・・・・・ＲＡＭのワード線、ＢＬＩ〜ＢＬ１６・・
・・・・ＲＡＭのビット線、Ｔ Ｉ ”’−Ｔ Ｉ ６
・・・・・・列アドレス０ 転送ゲート、 ＤＬＩ〜ＤＬ４・・・・・・データ線。
ク図、第２図はグラフィック端末の画面ＷＬＩ〜Ｗ、。 ・・・・・・ＲＡＭのワード線、ＢＬＩ〜ＢＬ１６・・
・・・・ＲＡＭのビット線、Ｔ Ｉ ”’−Ｔ Ｉ ６
・・・・・・列アドレス０ 転送ゲート、 ＤＬＩ〜ＤＬ４・・・・・・データ線。
Claims (1)
- ランダムアクセスメモリ（ＲＡＭ）を含むポートとシリ
アルアクセスメモリ（ＳＡＭ）を含むポートとを備えた
マルチポートメモリにおいて、前記ＲＡＭのビット線に
ソースまたはドレインを接続し、ゲートを列アドレスデ
コーダと接続する列アドレス選択ゲートと、前記列アド
レス選択ゲートのソースまたはドレインと、前記ＳＡＭ
との両者に接続するデータ線とを有することを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327938A JP3061824B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327938A JP3061824B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189989A true JPH03189989A (ja) | 1991-08-19 |
| JP3061824B2 JP3061824B2 (ja) | 2000-07-10 |
Family
ID=18204687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327938A Expired - Fee Related JP3061824B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061824B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450355A (en) * | 1993-02-05 | 1995-09-12 | Micron Semiconductor, Inc. | Multi-port memory device |
| US5490112A (en) * | 1993-02-05 | 1996-02-06 | Micron Technology, Inc. | Multi-port memory device with multiple sets of columns |
| DE19937176A1 (de) * | 1999-08-06 | 2001-02-15 | Siemens Ag | Multiprozessor-System |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63142593A (ja) * | 1986-12-04 | 1988-06-14 | Fujitsu Ltd | 多次元アクセスメモリ |
-
1989
- 1989-12-18 JP JP1327938A patent/JP3061824B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63142593A (ja) * | 1986-12-04 | 1988-06-14 | Fujitsu Ltd | 多次元アクセスメモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450355A (en) * | 1993-02-05 | 1995-09-12 | Micron Semiconductor, Inc. | Multi-port memory device |
| US5490112A (en) * | 1993-02-05 | 1996-02-06 | Micron Technology, Inc. | Multi-port memory device with multiple sets of columns |
| DE19937176A1 (de) * | 1999-08-06 | 2001-02-15 | Siemens Ag | Multiprozessor-System |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3061824B2 (ja) | 2000-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |