JPH0319029A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット操作もしくはビットフィールド操作を
行う命令の実行が可能なデータ処理装置に関するもので
ある。

〔従来の技術〕

第７図は、従来のデータ処理装置においてビット操作命
令を実行する部分のブロック図である。

図において、（１）〜（３）はそれぞれＳ１バス（第１
のバス）、Ｓ２バス（第２のバス）、Ｄバス（第３のバ
ス）で、それぞれ３２ビット幅のバスである。（４）は
３２ビットのレジスタＲＯ〜Ｒｎから成るレジスタファ
イルであり、Ｄバス（３）からデータを取り込み、Ｓ１
バス（１）か８２バス（２）もしくは両方に出力するこ
とができる。（５）は０，１．３．７などの定数が格納
されている定数ＲＯＭ部で、サイズ情報に応じた値を８
１バス（１）もしくはＳ２バス（２）に出力できる。（
６）、（９）はメモリアドレスレジスタとメモリデー・
タレジスタであり、メモリ内のデータをアクセスする際
に用いられる。メモリからデータを読み出す場合には、
そのデータのアドレスをメモリアドレスレジスタ（６）
にセットして読み出しを行うことにより、読み出された
データがメモリデータレジスタ（９〉に格納される。

また、メモリへ書き込む場合には、書き込み先のアドレ
スをメモリアドレスレジスタ（６）に、書き込みデータ
をメモリデータレジスタ（９）にセットして書き込みを
行う。メモリアドレスレジスタ（６）にはカウンタ（７
）がイ寸いており、Ｓ１バス（１）から入力したアドレ
スをサイズ情報に応じて１か２か４をインクリメントも
しくはデクリメントすることができる。メモリデータレ
ジスタ（９）は書き込みデータをＤバス（３）から取り
込み、読み出しデータを８１バス（１）もしくはＳ２バ
ス（２）に出力する。（１３）は算術演算や論理演算を
おこなう算術論理演篩部（ＡＬＵ部）であり、Ａレジス
タ（１０）とＢレジスタ（１２）から出力されるデータ
間の演算を行い、その結果をＯレジスタ（１４）に出力
する。Ａレジスタ（１０）、Ｂレジスタ（１２）は３３
ビット幅のレジスタで、それぞれＳ１バス（１）、Ｓ２
バス（２）からの入力とＡＬＬ１部（１３）への出力を
行う。データを入力する際にはそのデータのサイズから
３３ビットに符号拡張またはゼロ拡張してから取り込む
。また、ＡＬＬＪ部（１３）に出力する際にはＡレジス
タ（１０）、Ｂレジスタ（１２）の内容をそのまま出力
する他に、反転した値を出力したり、ゼロを出力するこ
とができる。

０レジスタ（１４）はＡＬＵ部（１３）からの演算結果
をＤバス（３）に出力する。（１５）はデータを一度に
右や左にシフト及びローテートを行うバレルシフタ部で
あり、シフトすべぎデータをＳ２バス（２）から取り込
み、シフト幅レジスタ（１６）が示すシフト幅だけシフ
トもしくはローデートしてＤバス（３）に出力する。シ
フト幅レジスタ（１６）はＳ１バス（１）からシフト幅
データを入力する。（１７）はプライオリティエンコー
ダ部であり、Ｓ１バス（１）から取り込んだデータにお
いて、オフセットレジスタ（１９）の値が示すビット位
置からＯもしくは１を探し、見つかったビット位置のビ
ット番号をオフセットレジスタ（１つ）に返す。オフセ
ットレジスタ（１９）はＳ２バス（２）から入力し、Ｄ
バス（３）に出力する。

第８図は、ビット操作命令を行う場合に、操作対象とな
るビットの位置がベースアドレスとビットオフセットに
よってどのように指定されるかを説明した図である。

第９図は、ビット操作命令を行う場合に、アクセスサイ
ズによってアクセスされるメモリ領域の範囲がどうなる
かを説明した図である。

第１０図は、ベースアドレスとビットオフセットから正
規化アドレスと正規化ピットオフセラＩ・かどのように
して求められるかを説明した図である。

第１１図は、前記データ処理装置のビット操作命令の実
行シーケンスを示したフローチャートである。

次に、前記データ処理装置の動作について説明する。

まず、ビット操作命令におけるベースアドレスとビット
オフセットについて説明する。例えば、ＴＲ０Ｎチツプ
には４種類のビット操作命令がある。これらの命令は、
操作対象となるビットに対して、　１　のセットや反転
値のセット等の処理を行う。そして、操作対象となるビ
ットの指定にはベースアドレスとビットオフセットの二
つのパラメータを用いる。ベースアドレスでは汎用レジ
スタ番号やメモリ内のアドレスを、ビットオフセットで
は任意の数を指定する。第８図で示すように、メモリ上
のビットを操作する場合にはベースアドレスで示される
データの最上位ビット（ＭＳＢ）からビットオフセット
で示されるビット数分だけ離れた位置にあるビットが操
作対象ビットとなる。ビットオフセットは符号付きの数
で表されるため、操作対象となるビットの位置は、ビッ
トオフセットが正の数の場合（同図（ａ））にはビット
番号の増加方向に、負の数の場合（同図（ｂ））にはビ
ット番号の減少方向になる。

また、ＴＲ０Ｎチツプのビット操作命令ではアクセスサ
イズによってメモリアクセスの範囲を指定することがで
きる。アクセスサイズがバイト（＝１バイト）の場合に
は対象ビットを含む１バイトが、ハーフワード（＝２バ
イト〉の場合には２バイトが、ワード（＝４バイト）の
場合には４バイトがそれぞれアクセスされる。このとき
、アクセスされるデータはアクセスサイズでアライメン
トのとれたデータになる。

このようにメモリ上のビットを操作する場合にはベース
アドレス、ビットオフセット及びアクセスサイズの組合
せでアクセスすべきデータと操作対象となるビットが決
まる。アクセスすべきデータのアドレスを正規化アドレ
スと呼び、操作対象となるビットのアクセスするデータ
のなかでのビットオフセットを正規化ビットオフセット
と呼ぶ。

それでは、その−例を第９図を用いて説明する。

第９図はベースアドレスを１０３、ビットオフセットを
３４とした場合にアクセスサイズによってどの範囲がア
クセスされるかを示したものである。

ベースアドレス＝１０３．ビットオフセット＝３４から
、操作対象となるビットは１０３番地の最上位ビットか
ら３４ビットめの位置となる。つまり、バイトアドレス
＝１０７のビット番号＝２の位置のビットである。アク
セスサイズがバイトの場合（同図（ａ））には１０７番
地の１バイトがアクセスされるので、正規化アドレスは
１０７、正規化ビットオフセットは２となる。アクセス
サイズがハーフワードの場合（同図（ｂ））には１０７
〜１０８番地のデータでなく、ハーフワードでアライメ
ントをとるので１０６〜１０７番地の２バイトがアクセ
スされる。したがって、正規化アドレスは１０６となり
、正規化ビットオフセットは１０６番地の最上位ビット
からのビット位置である１０となる。アクセスサイズが
ワードの場合（同図（Ｃ））には１０７〜１１０番地で
はなくワードでアライメントをとって１０４〜１０７番
地の４バイトがアクセスされる。正規化アドレスは１０
４．正規化ビットオフセットは２６となる。

次に、正規化アドレスと正規化ビットオフセットを得る
ためにどのような処理を行わなければならないかを第１
０図を用いて説明する。まず、正規化アドレスを得るた
めには対象ビットを含むバイトアドレスを求める。これ
は、“ベースアドレス十ビットオフセット／８″によっ
て求められる（同図（ａ））。つぎにアクセスサイズで
アライメントをとるために上で求めたバイトアドレスの
下位ビットをサイズに応じてＯにする。すなわち、アク
セスサイズがバイトのときく同図（ｂ））には上で求め
たバイトアドレスそのものが正規化アドレスとなるが、
ハーフワード（同図（Ｃ〉）では下位１ビットをＯに、
ワード（同図（ｄ））では下位２ビットをＯにしなけれ
ばならない。一方、正規化ビットオフセットを求めるた
めにはまずパベースアドレス×８＋ビットオフセット″
によってＯ番地からのビットオフセットである絶対ビッ
トオフセットを求める（同図（ａ））。そして、アクセ
スサイズがバイトの場合（同図（ｂ））はＯ〜７の値を
とるので絶対ビットオフセットの下位３ビットが正規化
ビットオフセットとなる。アクセスサイズがハーフワー
ドの場合（同図（Ｃ））にはＯ〜１５の値をとるので絶
対ビットオフセットの下位４ビットが、ワードの場合（
同図（ｄ））にはＯ〜３１の値をとるので絶対ビットオ
フセットの下位５ビットが正規化ビットオフセットにな
る。

このように、メモリ内に操作対象となるビットがある場
合にはビットの操作を行う前に、メモリ内にあるデータ
をアクセスするために正規化アドレスを、アクセスして
きたデータに対してビット操作を行うために正規化ビッ
トオフセットを求める必要がある。

そこで、第７図の回路で正規化アドレスと正規化ビット
オフセットを求めるにはどのような実行シーケンスにな
るかを第１１図を用いて説明する。

なお、ベースアドレスはレジスタファイル（４）中のＲ
Ｏレジスタに、ビットオフセットはＲ１レジスタに格納
されている。

まず、第１サイクル〜第３サイクルで正規化アドレスを
求める。

第１サイクルではビットオフセットを右に３ビット分シ
フトすることによって“′ビットオフセット／８”を求
める。すなわち、定数ＲＯＭ（５）中から３を呼び出し
てシフト幅レジスタ（１６）に入れ、Ｒ１レジスタの値
をバレルシフタ部（１５）にいれる。バレルシフタ部（
１５）に右への算術シフトを指示し、その結果をＲ２レ
ジスタに格納する。これでＲ１レジスタに格納されてい
たビットオフセットが右に３ビット分だけ算術シフトさ
れてＲ２レジスタに格納される。

第２サイクルでは第１サイクルで求めた値にベースアド
レスを加えることにより操作対象となるビットを含むバ
イトアドレスを得る。すなわち、ＲＯレジスタの値とＲ
２レジスタの値をそれぞれＳ１バス（１）と８２バス（
２）に出力してＡＬＵ部（１３）で加算を行い、その結
果をＲ２・レジスタに格納する。Ｒ２レジスタにはパビ
ットオフセット／８十ベースアドレス″が格納されてい
る。

第３サイクルでは第２サイクルで求めた結果をアクセス
サイズでアライメントをとることにより正規化アドレス
を得る。すなわち、Ｒ２レジスタの値を８２バス（２）
に、定数ＲＯＭ（５）からアクセスサイズに応じた値を
呼び出して８１バス（１）に出力させる。アクセスサイ
ズがバイトの場合にはＯが、ハーフワードの場合には１
が、ワードの場合には３が出力される。ＡＬＵ部（１３
）ではＳ１バス（１）からＡレジスタ（１０）に取り込
んだ値を反転してＲ２レジスタの値との論理積をとる。

これによって、Ｒ２レジスタの値の下位ビットをアクセ
スサイズに応じてＯにすることができる。演算結果はＲ
２レジスタに格納する。

次のナイクルから正規化ビットオフセットを得るための
処理に移る。

第４サイクルではベースアドレスを左に３ビットシフト
することにより゛ベースアドレス×８″を求める。すな
わち、ＲＯレジスタを８２バス（２）を介してバレルシ
フタ部（１５）入れて左にシフトさせる。このとき、シ
フト幅レジスタ（１６）には第１サイクルで入力した３
が格納されているのでシフト幅は３になる。シフト結果
はＲ３レジスタに格納する。また、このサイクルで空い
ているＳ１バス（１）を利用してＲ２レジスタの正規化
アドレスをメモリアドレスレジスタ（６）にセットして
おく。

第５サイクルでは第４リーイクルで求めた゛ベースアド
レス×８″にビットオフセットを加えることにより絶対
ビットオフセットを求める。すなわち、Ｒ１レジスタの
値とＲ３レジスタの値をＡＬＵ部（１３）で加算して“
ベースアドレスｘＢ十ビットオフセット°′を求め、Ｒ
３レジスタに格納する。

第６サイクルでは第５サイクルで求めた絶対ビットオフ
セットに対して有効なビット以外をＯにすることによっ
て正規化ビットオフセットを得る。

すなわち、Ｒ３レジスタの値と定数ＲＯＭ（５）から呼
び出してきた値とをＡＬＵ部（１３）を用いて論理積を
とる。定数ＲＯＭ（５）からは、アクセスサイズがバイ
トのときには７、ハーフワードのときには１５、ワード
のときには３１が出力される。これによって、アクセス
サイズのバイト、ハーフワード、ワードに応じて、それ
ぞれ絶対ビットオフセットの下位３，４．５ビットのみ
が残り、上位ビットは仝てＯになる。演算結果はＲ３レ
ジスタに格納する。

以上の処理でメモリアドレスレジスタ（６）には正規化
アドレスが、レジスタファイル（４）のＲ３レジスタに
は正規化ビットオフセットが格納される。第７サイクル
以降では、得られた正規化アドレスと正規化ビットオフ
セットを用いてそれぞれの命令固有のビット操作の処理
が行われる。

このように、ビット操作命令の正規化アドレスと正規化
ビットオフセットの算出には６サイクルの処理が必要で
ある。また、ベースアドレス及びビットオフセットの３
ビットシフト、バイトアドレスのアライメントをとる処
理、絶対ビットオフセットから正規化ビットオフセット
を得る処理のためにＯｌｌ、３．７．１５．３１の定数
が必要である。

〔発明が解決しようとする課題〕

従来のデータ処理装置は以上のように構成されているの
で、ビット操作命令などのようにアクセスすべきデータ
がベースアドレスとビットオフセットによって与えられ
る命令を実行する場合、正規化アドレスと正規化ビット
オフセットを得るための処理に多くの実行時間が費やさ
れるという問題点があった。また、ベースアドレス及び
ビットオフセットの３ビットシフト、バイトアドレスの
アライメントをとる処理、絶対ビットオフセットから正
規化ビットオフセットを得る処理のために定数を使用し
なければならないという問題点もあった。

この発明は上記のような問題点を解決するためになされ
たもので、正規化アドレスと正規化ビットオフセットを
得るための処理に要する時間をハードウェアにそれほど
負担をかけることなく短縮し、また、定数を不用にする
ことを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ５！！！理装置は、第１サイクル
において第２のバスを介して送られてくるビットオフセ
ットを３ビット右方向にシフトし、第１のバスを介して
ベースアドレスが入力されるＡ１０部に入力する第１の
手段と、前記ＡＬＵ部の加算結果が第３のバスを介して
レジスタファイルに取り込まれ、第２サイクルにおいて
前記第１のバスを介して送られてくるバイトアドレスを
サイズ情報に基づき下位ビットをＯにしてアドレスレジ
スタに入力して正規化アドレスを得る第２の手段と、第
１サイクルにおいて前記第２のバスを介して送られてく
るビットオフセット及び第２サイクルにおいて該第２の
バスを介して送られてくるバイトアドレスのうちサイズ
情報に基づく下位ビットをそれぞれオフセットレジスタ
の下位ビット及びその上位ビットに入力して正規化ビッ
トオフセットを得る第３の手段とを備えたものである。

〔作用〕

この発明におけるデータ処理装置は、第１サイクルで第
１の手段とＡＬＵ部を用いてバイトアト７セツトレジス
タにサイズ情報に応じてビットオフセットの下位ビット
を入力し、オフセットレジスタの他の上位ビットはＯに
する。次の第２サイクルで、第２の手段を用いて″ベー
スアドレス十ビットオフセット／８″をアドレスレジス
タにサイズ情報に応じて下位ビットをＯにして入力覆る
ことにより正規化アドレスを獲得し、同時に第３の手段
を用いてオフセットレジスタにサイズ情報に応じて“ベ
ースアドレス十ヒツトオフセット／８″の下位ビットの
値をレジスタの上位ビットに入力することによって正規
化ビットオフセットを［１９することができる。これに
より、正規化アドレス及び正規化ビットオフセットを短
時間で、かつ定数を使用することなく獲得できる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例によるデータ処理装置のう
ちビット操作命令に用いられる部分のブロック図である
。図において、（１）〜（３）はそれぞれＳ１バス（第
１のバス）、Ｓ２バス（第２のバス）、Ｄバス（第３の
バス）で、それぞれ３２ビット幅のバスである。（４）
は３２ビットのレジスタＲＯ〜Ｒｎから成るレジスタフ
ァイルであり、Ｄバス（３）からデータを取り込み、Ｓ
１バス（１）か８２バス（２）もしくは、両方に出力す
ることができる。（６）、（９）はメモリアドレスレジ
スタとメモリデータレジスタで、メモリ内のデータをア
クセスする際に用いられるゎメモリからデータを読み出
す場合には、そのデータのアドレスをメモリアドレスレ
ジスタ（６）にセットして読み出しを行えば、読み出さ
れたデータがメモリデータレジスタ（９）に格納される
。

また、メモリへ書き込む場合には、書き込み先のアドレ
スをメモリアドレスレジスタ（６）に、書き込みデータ
をメモリデータレジスタ（９）にセットして書き込みを
行う。メモリアドレスレジスタ（６）はＳ１バス（１）
からの入力を本願の第２の手段をなすアドレスアライメ
ント回路（８）を介して行う。アドレスアライメント回
路（８）の動作は入力モードとサイズ情報によって制御
され、Ｓ１バス（１）から入力するアドレスをアライメ
ントのとれたアドレスにするのに用いられる。

また、メモリアドレスレジスタ（６）にはカウンタ（７
）が付いており、Ｓ１バス（１）から入力したアドレス
をサイズ情報に応じて１か２か４をインクリメントもし
くはデクリメントすることができる。メモリデータレジ
スタ（９）は、書き込みデータをＤバス（３）から取り
込み、読み出しデータを８１バス（１）もしくはＳ２バ
ス（２）に出力する。（１３）は算術演算や論理演算を
おこなうＡＬＵ部であり、Ａレジスタ（１０）と８レジ
スタ（１２）から取り込んだデータ間で演算を行い、そ
の演算結果をＯレジスタ（１４）を介してＤバス（３）
に出力する。Ａレジスタ（１０）及びＢレジスタ（１２
）は３３ビット幅をもつレジスタで、Ａレジスタ（１０
）はＳ１バス（１）から、Ｂレジスタ（１２）はＳ２バ
ス（２）から本願の第１の手段をなす３ビット右シフト
回路（１１）を通してデータを取り込む。データを取り
込む際にはそのデータのサイズから３３ビットに符号拡
張又はゼロ拡張してから取り込み、Ａ１０部（１３）に
出力する。またＡＬＵ部（１３）に出力する際にはＡレ
ジスタ（１０）、Ｂレジスタ（１２）の内容をそのまま
出力する他に、反転した値を出力したり、ゼロを出力す
ることができる。３ビット右シフト回路（１１）が動作
すると８２バス（２）から取り込まれたデータを右に３
ビットだけ算術シフト（上位ビットにはそのデータの最
上位ビットと同じ値を入れていく）を行い、Ｂレジスタ
（１２）に出力する。（１５）はデータを一度に石や左
にシフトおよびローテートを行うバレルシフタ部であり
、シフトすべきデータを８２バス（２）から取り込み、
シフト幅レジスタ（１６）が示すシフト幅だけシフトも
しくはローテートしてＤバス（３）に出力する。シフト
幅レジスタ（１６）はＳ１バス（１）からシフト幅を入
力する。（１７）はプライオリティエンコーダ部であり
、Ｓ１バス（１）から取り込／νだデータにおいてオフ
セットレジスタ（１９）の値が示すビット位置からＯも
しくは１を探し、見つかったビット位置のビット番号を
オフセットレジスタ（１９）に返す。オフセットレジス
タ（１９）は５ビットのレジスタで、Ｓ２バス（２）や
プライオリティエンコーダ部（１７）からのデータは本
願の第３の手段をなすオフセット正規化回路（１８）を
通して取り込み、Ｄバス（３）及びプライオリデイエン
コーダ部（１７）に出力する。オフセット正規化回路（
１８）の動作は入力モードとサイズ情報によって制御さ
れ、ビットオフセットを正規化するのに用いられる。

第２図は第１図のオフセット正規化回路（１８）の詳細
なブロック図である。オフセット正規化回路（１８）は
５つのセレクタ１　（２１）〜５（２５）から構成され
ており、セレクタ１（２１＞及びセレクタ２　（２２）
はサイズ情報と入力モードに応じて次の５つのオペレー
ションのうちのひとつを選択する。

■ニブライオリティエンコーダ部（１７）からの値をオ
フセットレジスタ（１９）に出力。

■：８２バス（２）のピット位置［セレクタ１（２１）
は２７、セレクタ２　（２２＞は２８］の値をオフセッ
トレジスタ（１９）に出力。

■：８２バス（２）のピット位置［セレクタ１（２１）
は３０、セレクタ２　（２２＞は３１］の値をオフセッ
トレジスタ（１９）に出力。

■：ゼロをオフセットレジスタ（１９）に出力。

■：オフセットレジスタ（１９）へは何も出力しない。

セレクタ３　（２３）〜セレクタ５　（２５）は入力モ
ードに応じて次の３つのオペレーションからひとつを選
択する。

■ニブライオリティエンコーダ部（１７）からの値をオ
フセットレジスタ（１９）に出力。

■：８２バス（２）のピット位置［セレクタ３（２３）
は２９、セレクタ４　（２４）は３０、セレクタ５　（
２５＞は３１］の値をオフセットレジスタ（１９）に出
力。

■：オフセットレジスタ（１９）へは何も出力しない。

オフセット正規化回路（１８）が８２バス（２）から入
力する場合に、入力モードとサイズ情報に応じてそれぞ
れのセレクタがどのオペレーションを選択し、どのよう
な操作が行われるかを第３図を用いて説明する。オフセ
ットレジスタ（１９）の入力モードを“通常人力″にす
るとサイズ情報がバイトの場合にはセレクタ１　（２１
＞及びセレクタ２　（２２＞が１口を選択し、セレクタ
３（２３）〜セレクタ５　（２５＞が８２バス（２）を
選択するため、オフセットレジスタ（１９）には上位２
ビットがＯになって入力される。サイズ情報がハーフワ
ードの場合にはセレクタ１　（２１）がＯを選択し、残
りのセレクタ２　（２２）〜５（２５）はＳ２バス（２
）を選択するので、オフセットレジスタ（１９）には上
位１ビットだけがＯになって入力される。サイズ情報が
ワードの場合にはセレクタ１　（２１）〜セレクタ５　
（２５＞全てが８２バス（２）を選択するため、オフセ
ットレジスタ（１９）にはＳ２バス（２）の下位５ビッ
トがそのまま入力される。

次に、入力モードを゛正規化人力″にするとサイズ情報
がバイトの場合にはセレクタ１　（２１）〜セレクタ５
　（２５）は全てＯＦＦとなるため、オフセットレジス
タ（１９）には何も入力されない。サイズ情報がハーフ
ワードの場合にはセレクタ２　（２２＞が８２バス（２
）のピット位置３１を選択し、残りのセレクタがＯＦＦ
となるので、オフセットレジスタ（１９）の上位２ビッ
ト目に８２バス（２）の最下位ビットが入力される。サ
イズ情報がワードの場合にはセレクタ１　（２１）が３
２　（３０）　、セレクタ２　（２２）が８２（３１）
、残りのセレクタがＯＦＦとなるので、オフセットレジ
スタ（１９）の上位２ビットに８２バス（２）の下位２
ピツ＋が入力される。

第４図は第１図のアドレスアライメント回路（８）の詳
細なブロック図である。アドレスアライメント回路（８
）は２つのディスチャージ回路１　（３１）、２　（３
２）から構成されており、ディスチャージ回路１　（３
１）、ディスチャージ回路２　（３２）はそれぞれＳ１
バス（１）からメモリアドレスレジスタ（６）への入力
線のうちビット位置３０，３１に接続されている。ディ
スチャージ回路が“ＯＦＦ”の場合にはＳ１バス（１）
の値をそのままメモリアドレスレジスタ（６）に伝達す
るが、“ＯＮ″の場合にはＳ１バス（１）からの入力線
をディスチャージするため、メモリアドレスレジスタ（
６）にはゼロが入力される。

ディスチャージ回路の０Ｎ１０ＦＩＩ作は入力−［−ド
とサイズ情報に依存する。

アドレスアライメント回路（８）の動作と入力モード及
びサイズ情報の関係を第５図を用いて説明する。アドレ
スアライメント回路（８）の入力モードを“′通常人力
″にするとサイズ情報に関係なくディスチャージ回路１
　（３’ｌ）及びディスチャージ回路２　（３２）はＯ
ＦＦとなり、メモリアドレスレジスタ（６）にはＳ１バ
ス（１）の値がそのまま入力される。入力モードがパア
ライメント人力″の場合にはサイズ情報によって動作が
異なる。サイズ情報がバイトのときには“通常人力″の
時と同じで８１バス（１）の値をそのままメモリアドレ
スレジスタ（６）に入力する。ハーフワードの時にはデ
ィスチャージ回路１（３１）は“ＯＦ　Ｆ　”となるが
ディスチャージ回路２（３２は＃　ＯＮ　ｊ＃となるの
で、メモリアドレスレジスタ（６）への入力の際には下
位１ビットが強制的ｋＯとなる。ワードのときにはディ
スチャージ回計１　（３１Ｌ　２　（３２）とも＃ＯＮ
ｕとなるので下位２ビットが強制的に０となってメモリ
アドレスしてメモリアドレスをセットして所望のデータ
をアクセスするが、ビット操作命令などのようにアクセ
スサイズでアライメントの取れたデータをアクセスする
必要がある場合には″アライメント人力″モードにする
と、サイズ情報に応じてアドレスの下位ビットをＯにす
るのでアライメントのとれたアドレスを１ｑることがで
きる。

第６図は前記データ処理装置のビット操作命令の実行シ
ーケンスを示したフローチャートであるフローチャート
の横には各サイクルで値の変化したレジスタの内容を示
している。

次に、本実施例のデータ処理装置がアドレスとビットオ
フセットの正規化を行う場合の実行シーケンスを第６図
を用いて説明する。なお、この実行シーケンスは当該デ
ータ処理装置の制御ＲＯＭに予め格納された複数のマイ
クロ命令の中から所定のマイクロ命令を呼び出すことに
より実行され、また、レジスタファイル（４）のＲＯレ
ジスタにはベースアドレスが、Ｒ１レジスタにはビット
オフセットが格納されている。

まず、第１サイクルでは゛ベースアドレス十ビットオフ
セット／８″を得ると同時にビットオフセットの中で有
効な下位ビットだけをオフセットレジスタ（１９）に取
り込む。すなわち、ＲＯレジスタの値を８１バス（１）
に、Ｒ１レジスタの値を８２バス（２）に出力する。Ａ
ＬＩ（１３）ではＡレジスタ（１０）にＲＯレジスタの
値を取り込み、Ｂレジスタ（１２）には３ビット右シフ
ト回路（１１）を動作させてＲ１レジスタの値を右に３
ビット輝術シフトさせてから取り込む。

ＡＬＬＪ部（１３）で加痺を行い、それをＲ２レジスタ
に格納する。こうしてＲ２レジスタには゛′ベースアド
レス十ビットオフセット／８″の値が格納される。一方
、オフセットレジスタ（１９）が、Ｓ２バス（２）上の
Ｒ１レジスタの値をオフセット正規化回路（１８）を介
し“′通常人力″モードで取り込む。オフセットレジス
タ（１９）はサイズ情報に応じてオフセットレジスタ（
１９）の上位ビットがＯになる。サイズがバイトの場合
はオフセットレジスタ（１９）の上位２ビットを０に、
ハーフワードの場合には上位１ビットを０に、ワードの
場合にはそのまま取り込む。つまり、オフセットレジス
タ（１９）はビットオフセットのうちサイズに応じて有
効な下位ビットの値だけを保持している。

第２サイクルで、正規化アドレスと正規化ビットオフセ
ットを得ることができる。すなわち、Ｒ２レジスタの値
をアドレスアライメント回路（８）を介しパアライメン
ト人力″モードでメモリアドレスレジスタ（６）に入力
する。メモリアドレスレジスタ（６）にはサイズ情報に
応じて下位ビットがＯになるため、アクセスサイズでア
ライメントをとることができ、正規化アドレスを得るこ
とができる。また、Ｒ２レジスタの値を８２バス（２）
にも出力させ、オフセット正規化回路１８を介してオフ
セットレジスタ（１９）に″正規化人力″モードで取り
込む。オフセットレジスタ（１９）の上位ビットにはサ
イズ情報に応じてＲ２レジスタの値の下位ビットが入る
。この値をＤバス（３）に出力し、Ｒ２レジスタに格納
する。

こうしてＲ２レジスタに正規化ビットオフセットを得る
ことができる。

以上の処理でメモリアドレスレジスタ（６）には正規化
アドレスが、Ｒ２レジスタには正規化ビットオフセット
が格納される。第３サイクル以降で、得られた正規化ア
ドレスと正規化ビットオフセットを用いてそれぞれの命
令固有のビット操作の処理が行われる。

このように、上記データ処理装置では正規化アドレス及
び正規化ビットオフセットを獲得するための処理を２サ
イクルで実行できる。また、定数を使用しなくてもよい
。

以上のような方法でＴＲ０Ｎチツプのビット操作命令を
実行できる。ここではビット操作命令を例にして説明し
たが、その伯にもビットフィールドを処理する命令など
のようにベースアドレスとビットオフセット値によって
アクセスすべきメモリ領域が決まるような命令には本発
明のデータ処理装置が有効である。

（発明の効果） 以上のように、この発明によれば、第１サイクルにおい
て第２のバスを介して送られてくるビットオフセットを
３ビット右方向にシフトし、第１のバスを介してベース
アドレスが入力されるＡＬＵ部に入力する第１の手段と
、前記ＡＬＵ部の加算結果が第３のバスを介してレジス
タファイルに取り込まれ、第２サイクルにおいて第１の
バスを介して送られてくるバイトアドレスをサイズ情報
に基づき下位ビットをＯにしてアドレスレジスタに入力
して正規化アドレスを得る第２の手段と、第１サイクル
において前記第２のバスを介して送られてくるビットオ
フセット及び第２サイクルにおいて該第２のバスを介し
て送られてくるバイトアドレスのうちサイズ情報に基づ
く下位ビットをそれぞれオフセットレジスタの下位ビッ
ト及びその上位ビットに入力して正規化ビットオフセッ
トを（ｑる第３の手段とを備えたので、正規化アドレス
と正規化ビットオフセットを定数を使用することなく２
サイクルで獲得でき、したがって、ビット操作命令やビ
ットフィールド操作命令などのようなアクセスすべきデ
ータがベースアドレスとビットオフセットで与えられる
Ｊ：うな命令の実行を高速に行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ処理装置のう
ちビット操作命令に用いられる部分のブロック図、第２
図はオフセット正規化回路の詳細なブロック図、第３図
はＳ２バスからの入力時におけるオフセット正規化回路
の動作を説明する図、第４図はアドレスアライメント回
路の詳細なブロック図、第５図はアドレスアライメン回
路の動作を説明する図、第６図は前記データ処理装置の
ビット操作命令の実行シーケンスを示したフローチャー
ト、第７図は従来のデータ処理装置においてビット操作
命令を実行する部分のブロック図、第８図（ａ）、（ｂ
）はビット操作命令を行う場合に、操作対象となるビッ
トの位置がベースアドレスとビットオフセットによって
どのように指定されるかを説明した図、第９１（ａ）〜
（Ｃ）はビット操作命令を行う場合に、アクセスサイズ
によってアクセスされるメモリ領域の範囲がどうなるか
を説明した図、第１０図（ａ）〜（ｄ）はベースアドレ
スとビットオフセットから正規化アドレスと正規化ビッ
トオフセットがどのようにして求められるかを説明した
図、第１１図は前記従来のデータ処理装置のビット操作
命令の実行シーケンスを示したフローチャートである。 図において、（１）はＳ１バス（第１のバス）、（２）
はＳ２バス（第２のバス）、（３）はＤバス（第３のバ
ス）、（４）はレジスタファイル、（５）は定数ＲＯＭ
部、（６）はメモリアドレスレジスタ、（７）はカウン
タ、（８）はアドレスアライメント回路（第２の手段）
、（９）はメモリデータレジスタ、（１０）はＡレジス
タ、（１１）は３ビット右シフト回路（第１の手段）、
（１２）はＢレジスタ、（１３）はＡＬＵ部（鋒術論理
演弁部）、（１４）はＯレジスタ、（１５）はバレルシ
フタ部、（１６）はシフト幅レジスタ、（１７）はプラ
イオリティエンコーダ部、（１８〉はオフセット正規化
回路（第３の手段〕、（１９）はオフセットレジスタ、
（２１）はセレクタ１、（２２）はセレクタ２、（２３
）はセレクタ３、（２４）はセレクタ４、（２５）はセ
レクタ５、（３１）はディスチー−２回路１、（３２）
はディスチＰ−ジ回路２である。 なお、各図中、同一符号は同一または相当する部分を示
す。

Claims (1)

1. 【特許請求の範囲】 　第１のバスと、第２のバスと、第３のバスと、前記第
   ３のバスからデータを取り込み第１、第２のバスへ出力
   するレジスタファイルと、前記第１、第２のバスから送
   られてくるデータ間で算術論理演算を行い、その結果を
   第３のバスに出力する算術論理演算部と、アクセスする
   アドレスが前記第１のバスを介してセットされ、アクセ
   スすべきデータのバイト数を示すサイズ情報に応じて増
   減されるアドレスレジスタと、前記第２のバスを介して
   ビットオフセットがセットされ、第３のバスに出力する
   オフセットレジスタとを備え、アクセスすべきデータが
   ベースアドレスとビットオフセットによって与えられる
   命令を実行する際に、前記ベースアドレスとビットオフ
   セットからアクセスサイズに応じて正規化アドレス、正
   規化ビットオフセットを求めることにより、ビット操作
   命令やビットフィールド操作命令の実行を可能としたデ
   ータ処理装置において、 第１サイクルにおいて前記第２のバスを介して送られて
   くるビットオフセットを３ビット右方向にシフトし、第
   １のバスを介してベースアドレスが入力される算術論理
   演算部に入力する第１の手段と、前記算術論理演算部の
   加算結果が第３のバスを介してレジスタファイルに取り
   込まれ、第２サイクルにおいて前記第１のバスを介して
   送られてくるバイトアドレスをサイズ情報に基づき下位
   ビットを０にしてアドレスレジスタに入力して正規化ア
   ドレスを得る第２の手段と、第１サイクルにおいて前記
   第２のバスを介して送られてくるビットオフセット及び
   第２サイクルにおいて該第２のバスを介して送られてく
   るバイトアドレスのうちサイズ情報に基づく下位ビット
   をそれぞれ前記オフセットレジスタの下位ビット及びそ
   の上位ビットに入力して正規化ビットオフセットを得る
   第３の手段とを備えたことを特徴とするデータ処理装置
   。