JPH0833821B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット操作もしくはビットフィールド操作
を行う命令の実行が可能なデータ処理装置に関するもの
である。

〔従来の技術〕

第７図は、従来のデータ処理装置においてビット操作
命令を実行する部分のブロック図である。図において、
（１）〜（３）はそれぞれS1バス（第１のバス）、S2バ
ス（第２のバス）、Ｄバス（第３のバス）で、それぞれ
32ビット幅のバスである。（４）は32ビットのレジスタ
Ro〜Rnから成るレジスタファイルであり、Ｄバス（３）
からデータを取り込み、S1バス（１）かS2バス（２）も
しくは両方に出力することができる。（５）は0,1,3,7
などの定数が格納されている定数ROM部で、サイズ情報
に応じた値をS1バス（１）もしくはS2バス（２）に出力
できる。（６），（９）はメモリアドレスレジスタとメ
モリデータレジスタであり、メモリ内のデータをアクセ
スする際に用いられる。メモリからデータを読み出す場
合には、そのデータのアドレスをメモリアドレスレジス
タ（６）にセットして読み出しを行うことにより、読み
出されたデータがメモリデータレジスタ（９）に格納さ
れる。また、メモリへ書き込む場合には、書き込み先の
アドレスをメモリアドレスレジスタ（６）に、書き込み
データをメモリデータレジスタ（９）にセットして書き
込みを行う。メモリアドレスレジスタ（６）にはカウン
タ（７）が付いており、S1バス（１）から入力したアド
レスをサイズ情報に応じて１か２か４をインクリメント
もしくはデクリメントすることができる。メモリデータ
レジスタ（９）は書き込みデータをＤバス（３）から取
り込み、読み出しデータをS1バス（１）もしくはS2バス
（２）に出力する。（13）は算術演算や論理演算をおこ
なう算術論理演算部（ALU部）であり、Ａレジスタ（1
0）とＢレジスタ（12）から出力されるデータ間の演算
を行い、その結果をＯレジスタ（14）に出力する。Ａレ
ジスタ（10）、Ｂレジスタ（12）は33ビット幅のレジス
タで、それぞれS1バス（１）、S2バス（２）からの入力
とALU部（13）への出力を行う。データを入力する際に
はそのデータのサイズから33ビットに符号拡張またはゼ
ロ拡張してから取り込む。また、ALU部（13）に出力す
る際にはＡレジスタ（10）、Ｂレジスタ（12）の内容を
そのまま出力する他に、反転した値を出力したり、ゼロ
を出力することができる。Ｏレジスタ（14）はALU部（1
3）からの演算結果をＤバス（３）に出力する。（15）
はデータを一度に右や左にシフト及びローテートを行う
バレルシフタ部であり、シフトすべきデータをS2バス
（２）から取り込み、シフト幅レジスタ（16）が示すシ
フト幅だけシフトもしくはローテートしてＤバス（３）
に出力する。シフト幅レジスタ（16）はS1バス（１）か
らシフト幅データを入力する。（17）はプライオリティ
エンコーダ部であり、S1バス（１）から取り込んだデー
タにおいて、オフセットレジスタ（19）の値が示すビッ
ト位置から０もしくは１を探し、見つかったビット位置
のビット番号をオフセットレジスタ（19）に返す。オフ
セットレジスタ（19）はS2バス（２）から入力し、Ｄバ
ス（３）に出力する。

第８図は、ビット操作命令を行う場合に、操作対象と
なるビットの位置がベースアドレスとビットオフセット
によってどのように指定されるかを説明した図である。

第９図は、ビット操作命令を行う場合に、アクセスサ
イズによってアクセスされるメモリ領域の範囲がどうな
るかを説明した図である。

第10図は、ベースアドレスとビットオフセットから正
規化アドレスと正規化ビットオフセットがどのようにし
て求められるかを説明した図である。

第11図は、前記データ処理装置のビット操作命令の実行
シーケンスを示したフローチャートである。

次に、前記データ処理装置の動作について説明する。

まず、ビット操作命令におけるベースアドレスとビッ
トオフセットについて説明す。例えば、TRON仕様の命令
セットには４種類のビット操作命令がある。これらの命
令は、操作対象となるビットに対して、１のセットや反
転値のセット等の処理を行う。そして、操作対象となる
ビットの指定にはベースアドレスとビットオフセットの
二つのパラメータを用いる。ベースアドレスでは汎用レ
ジスタ番号やメモリ内のアドレスを、ビットオフセット
では任意の数を指定する。第８図で示すように、メモリ
上のビットを操作する場合にはベースアドレスで示され
るデータの最上位ビット（MSB）からビットオフセット
で示されるビット数分だけ離れた位置にあるビットが操
作対象ビットとなる。ビットオフセットは符号付きの数
で表されるため、操作対象となるビットの位置は、ビッ
トオフセットが正の数の場合（同図（ａ））にはビット
番号の増加方向に、負の数の場合（同図（ｂ））にはビ
ット番号の減少方向になる。

また、TRON仕様のビット操作命令ではアクセスサイズ
によってメモリアクセスの範囲を指定することができ
る。アクセスサイズがバイト（＝１バイト）の場合には
対象ビットを含む１バイトが、ハーフワード（＝２バイ
ト）の場合には２バイトが、ワード（＝４バイト）の場
合には４バイトがそれぞれアクセスされる。このとき、
アクセスされるデータはアクセスサイズでアライメント
のとれたデータになる。

このようにメモリ上のビットを操作する場合にはベー
スアドレス、ビットオフセット及びアクセスサイズの組
合せでアクセスすべきデータと操作対象となるビットが
決まる。アクセスすべきデータのアドレスを正規化アド
レスと呼び、操作対象となるビットのアクセスするデー
タのなかでのビットオフセットを正規化ビットオフセッ
トと呼ぶ。

それでは、その一例を第９図の用いて説明する。第９
図はベースアドレスを103、ビットオフセットを34とし
た場合にアクセスサイズによってどの範囲がアクセスさ
れるかを示したものである。ベースアドレス＝103,ビッ
トオフセット＝34から、操作対象となるビットは103番
地の最上位ビットから34ビットめの位置となる。つま
り、バイトアドレス＝107のビット番号＝２の位置のビ
ットである。アクセスサイズがバイトの場合（同図
（ａ））には107番地の１バイトがアクセスされるの
で、正規化アドレスは107、正規化ビットオフセットは
２となる。アクセスサイズがハーフワードの場合（同図
（ｂ））には107〜108番地のデータでなく、ハーフワー
ドでアライメントをとるので106〜107番地の２バイトが
アクセスされる。したがって、正規化アドレスは106と
なり、正規化ビットオフセットは106番地の最上位ビッ
トからのビット位置である10となる。アクセスサイズが
ワードの場合（同図（ｃ））には107〜110番地ではなく
ワードでアライメントをとって104〜107番地の４バイト
がアクセスされる。正規化アドレスは104,正規化ビット
オフセットは26となる。

次に、正規化アドレスと正規化ビットオフセットを得
るためにどのような処理を行わなければならないかを第
10図を用いて説明する。まず、正規化アドレスを得るた
めには対象ビットを含むバイトアドレスを求める。これ
は、“ベースアドレス＋ビットオフセット/8"によって
求められる（同図（ａ））。つぎにアクセスサイズでア
ライメントをとるために上で求めたバイトアドレスの下
位ビットをサイズに応じて０にする。すなわち、アクセ
スサイズがバイトのとき（同図（ｂ））には上で求めた
バイトアドレスそのものが正規化アドレスとなるが、ハ
ーフワード（同図（ｃ））では下位１ビットを０に、ワ
ード（同図（ｄ））では下位２ビットを０にしなければ
ならない。一方、正規化ビットオフセットを求めるため
にはまず“ベースアドレス×８＋ビットオフセット”に
よって０番地からのビットオフセットである絶対ビット
オフセットを求める（同図（ａ））。そして、アクセス
サイズがバイトの場合（同図（ｂ））は０〜７の値をと
るので絶対ビットオフセットの下位３ビットが正規化ビ
ットオフセットとなる。アクセスサイズがハーフワード
の場合（同図（ｃ））には０〜15の値をとるので絶対ビ
ットオフセットの下位４ビットが、ワードの場合（同図
（ｄ））には０〜31の値をとるので絶対ビットオフセッ
トの下位５ビットが正規化ビットオフセットになる。

このように、メモリ内に操作対象となるビットがある
場合にはビットの操作を行う前に、メモリ内にあるデー
タをアクセスするために正規化アドレスを、アクセスし
てきたデータに対してビット操作を行うために正規化ビ
ットオフセットを求める必要がある。

そこで、第７図の回路で正規化アドレスと正規化ビッ
トオフセットを求めるにはどのような実行シーケンスに
なるかを第11図を用いて説明する。なお、ベースアドレ
スはレジスタファイル（４）中のRoレジスタに、ビット
オフセットはR1レジスタに格納されている。

まず、第１サイクル〜第３サイクルで正規化アドレス
を求める。

第１サイクルではビットオフセットを右に３ビット分
シフトすることによって“ビットオフセット/8"を求め
る。すなわち、定数ROM（５）中から３を呼び出してシ
フト幅レジスタ（16）に入れ、R1レジスタの値をバレル
シフタ部（15）にいれる。バレルシフタ部（15）に右へ
の算術シフトを指示し、その結果をR2レジスタに格納す
る。これでR1レジスタに格納されていたビットオフセッ
トが右に３ビット分だけ算術シフトされてR2レジスタに
格納される。

第２サイクルでは第１サイクルで求めた値にベースア
ドレスを加えることにより操作対象となるビットを含む
バイトアドレスを得る。すなわち、ROレジスタの値とR2
レジスタの値をそれぞれS1バス（１）とS2バス（２）に
出力してALU部（13）で加算を行い、その結果をR2レジ
スタに格納する。R2レジスタには“ビットオフセット/8
＋ベースアドレス”が格納されている。

第３サイクルでは第２サイクルで求めた結果をアクセ
スサイズでアライメントをとることにより正規化アドレ
スを得る。すなわち、R2レジスタの値をS2バス（２）
に、定数ROM（５）からアクセスサイズに応じた値を呼
び出してS1バス（１）に出力させる。アクセスサイズが
バイトの場合には０が、ハーフワードの場合には１がワ
ードの場合には３が出力される。ALU部（13）ではS1バ
ス（１）からＡレジスタ（10）に取り込んだ値を反転し
てR2レジスタの値との論理積をとる。これによって、R2
レジスタの値の下位ビットをアクセスサイズに応じて０
にすることができる。演算結果はR2レジスタに格納す
る。

次のサイクルから正規化ビットオフセットを得るため
の処理に移る。

第４サイクルではベースアドレスを左に３ビットシフ
トすることにより“ベースアドレス×8"を求める。すな
わち、ROレジスタをS2バス（２）を介してバレルシフタ
部（15）入れて左にシフトさせる。このとき、シフト幅
レジスタ（16）には第１サイクルで入力した３が格納さ
れているのでシフト幅は３になる。シフト結果はR3レジ
スタに格納する。また、このサイクルで空いているS1バ
ス（１）を利用してR2レジスタの正規化アドレスをメモ
リアドレスレジスタ（６）にセットしておく。

第５サイクルでは第４サイクルで求めた“ベースアド
レス×8"にビットオフセットを加えることにより絶対ビ
ットオフセットを求める。すなわち、R1レジスタの値と
R3レジスタの値をALU部（13）で加算して“ベースアド
レス×８＋ビットオフセット”を求め、R3レジスタに格
納する。

第６サイクルでは第５サイクルで求めた絶対ビットオ
フセットに対して有効なビット以外を０にすることによ
って正規化ビットオフセットを得る。すなわち、R3レジ
スタの値と定数ROM（５）から呼び出してきた値とをALU
部（13）を用いて論理積をとる。定数ROM（５）から
は、アクセスサイズがバイトのときには７、ハーフワー
ドのときには15、ワードのときには31が出力される。こ
れによって、アクセスのバイト、ハーフワード、ワード
に応じて、それぞれ絶対ビットオフセットの下位3,4,5
ビットのみが残り、上位ビットは全て０になる。演算結
果はR3レジスタに格納する。

以上の処理でメモリアドレスレジスタ（６）には正規
化アドレスがレジスタファイル（４）のR3レジスタには
正規化ビットオフセットが格納される。第７サイクル以
降では、得られた正規化アドレスと正規化ビットオフセ
ットを用いてそれぞれの命令固有のビット操作の処理が
行われる。

このように、ビット操作命令の正規化アドレスと正規
化ビットオフセットの算出には６サイクルの処理が必要
である。また、ベースアドレス及びビットオフセットの
３ビットシフト、バイトアドレスのアライメントをとる
処理、絶対ビットオフセットから正規化ビットオフセッ
トを得る処理のために０、１、３、７、15、31の定数が
必要である。

〔発明が解決しようとする課題〕

従来のデータ処理装置は以上のように構成されている
ので、ビット操作命令などのようにアクセスすべきデー
タがベースアドレスとビットオフセットによって与えら
れる命令を実行する場合、正規化アドレスと正規化ビッ
トオフセットを得るための処理に多くの実行時間が費や
されるという問題点があった。また、ベースアドレス及
びビットオフセットの３ビットシフト、バイトアドレス
のアライメントをとる処理、絶対ビットオフセットから
正規化ビットオフセットを得る処理のために定数を使用
しなければならないという問題点もあった。

この発明は上記のような問題点を解決するためになさ
れたもので、正規化アドレスと正規化ビットオフセット
を得るための処理に要する時間をハードウェアにそれほ
ど負担をかけることなく短縮し、また、定数を不用にす
ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ処理装置は、第１サイクルにお
いて第２のバスを介して送られてくるビットオフセット
を３ビット右方向にシフトし，第１のバスを介してベー
スアドレスが入力されるALU部に入力する第１の手段
と、前記ALU部の加算結果が第３のバスを介してレジス
タファイルに取り込まれ，第２サイクルにおいて前記第
１のバスを介して送られてくる第１サイクルで得られる
加算結果をサイズ情報に基づき下位ビットを０にしてア
ドレスレジスタに入力して正規化アドレスを得る第２の
手段と、第１サイクルにおいて前記第２のバスを介して
送られてくるビットオフセット及び第２サイクルにおい
て該第２のバスを介して送られてくる第１サイクルで得
られる加算結果のうちサイズ情報に基づく下位ビットを
それぞれオフセットレジスタの下位ビット及びその上位
ビットに入力して正規化ビットオフセットを得る第３の
手段とを備えたものである。

〔作用〕

この発明におけるデータ処理装置は、第１サイクルで
第１の手段とALU部を用いて第１サイクルで得られる加
算結果，すなわち“ベースアドレス＋ビットオフセット
/8"を算出し、同時に第３の手段を用いてオフセットレ
ジスタにサイズ情報に応じてビットオフセットの下位ビ
ットを入力し、オフセットレジスタの他の上位ビットは
０にする。次の第２サイクルで、第２の手段を用いて
“ベースアドレス＋ビットオフセット/8"をアドレスレ
ジスタにサイズ情報に応じて下位ビットを０にして入力
することにより正規化アドレスを獲得し、同時に第３の
手段を用いてオフセットレジスタにサイズ情報に応じて
“ベースアドレス＋ビットオフセット/8"の下位ビット
の値をレジスタの上位ビットに入力することによって正
規化ビットオフセットを獲得することができる。これに
より、正規化アドレス及び正規化ビットオフセットを短
時間で、かつ定数を使用することなく獲得できる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例によるデータ処理装置の
うちビット操作命令に用いられる部分のブロック図であ
る。図において、（１）〜（３）はそれぞれS1バス（第
１のバス）、S2バス（第２のバス）、Ｄバス（第３のバ
ス）で、それぞれ32ビット幅のバスである。（４）は32
ビットのレジスタRo〜Rnから成るレジスタファイルであ
り、Ｄバス（３）からデータを取り込み、S1バス（１）
かS2バス（２）もしくは、両方に出力することができ
る。（６），（９）はメモリアドレスレジスタとメモリ
データレジスタで、メモリ内のデータをアクセスする際
に用いられる。メモリからデータを読み出す場合には、
そのデータのアドレスをメモリアドレスレジスタ（６）
にセットして読み出しを行えば、読み出されたデータが
メモリデータレジスタ（９）に格納される。また、メモ
リへ書き込む場合には、書き込み先のアドレスをメモリ
アドレスレジスタ（６）に、書き込みデータをメモリデ
ータレジスタ（９）にセットして書き込みを行う。メモ
リアドレスレジスタ（６）はS1バス（１）からの入力を
本願の第２の手段をなすアドレスアライメント回路
（８）を介して行う。アドレスアライメント回路（８）
の動作は入力モードとサイズ情報によって制御され、S1
バス（１）から入力するアドレスをアライメントのとれ
たアドレスにするのに用いられる。また、メモリアドレ
スレジスタ（６）にはカウンタ（７）が付いており、S1
バス（１）から入力したアドレスをサイズ情報に応じて
１か２か４をインクリメントもしくはデクリメントする
ことができる。メモリデータレジスタ（９）は、書き込
みデータをＤバス（３）から取り込み、読み出しデータ
をS1バス（１）もしくはS2バス（２）に出力する。（1
3）は算術演算や論理演算をおこなうALU部であり、Ａレ
ジスタ（10）とＢレジスタ（12）から取り込んだデータ
間で演算を行い、その演算結果をＯレジスタ（14）を介
してＤバス（３）に出力する。Ａレジスタ（10）及びＢ
レジスタ（12）は33ビット幅をもつレジスタで、Ａレジ
スタ（10）はS1バス（１）から、Ｂレジスタ（12）はS2
バス（２）から本願の第１の手段をなす３ビット右シフ
ト回路（11）を通してデータを取り込む。データを取り
込む際にはそのデータのサイズから33ビットに符号拡張
又はゼロ拡張してから取り込み、ALU部（13）に出力す
る。またALU部（13）に出力する際にはＡレジスタ（1
0）、Ｂレジスタ（12）の内容をそのまま出力する他
に、反転した値を出力したり、ゼロを出力することがで
きる。３ビット右シフト回路（11）が動作するとS2バス
（２）から取り込まれたデータを右に３ビットだけ算術
シフト（上位ビットにはそのデータの最上位ビットと同
じ値を入れていく）を行い、Ｂレジスタ（12）に出力す
る。（15）はデータを一度に右や左にシフトおよびロー
テートを行うバレルシフタ部であり、シフトすべきデー
タをS2バス（２）から取り込み、シフト幅レジスタ（1
6）が示すシフト幅だけシフトもしくはローテートして
Ｄバス（３）に出力する。シフト幅レジスタ（16）はS1
バス（１）からシフト幅を入力する。（17）はプライオ
リティエンコーダ部であり、S1バス（１）から取り込ん
だデータにおいてオフセットレジスタ（19）の値が示す
ビット位置から０もしくは１を探し、見つかったビット
位置のビット番号をオフセットレジスタ（19）に返す。
オフセットレジスタ（19）は５ビットのレジスタで、S2
バス（２）やプライオリティエンコーダ部（17）からの
データは本願の第３の手段をなすオフセット正規化回路
（18）を通して取り込み、Ｄバス（３）及びプライオリ
ティエンコーダ部（17）に出力する。オフセット正規化
回路（18）の動作は入力モードとサイズ情報によって制
御されビットオフセットを正規化するのに用いられる。

第２図は第１図のオフセット正規化回路（18）の詳細
なブロック図である。オフセット正規化回路（18）は５
つのセレクタ１（21）〜５（25）から構成されており、
セレクタ１（21）及びセレクタ２（22）はサイズ情報と
入力モードに応じて次の５つのオペレーションのうちの
ひとつを選択する。

：プライオリティエンコーダ部（17）からの値をオフ
セットレジスタ（19）に出力。

:S2バス（２）のビット位置［セレクタ１（21）は2
7、セレクタ２（22）は28］の値をオフセットレジスタ
（19）に出力。

:S2バス（２）のビット位置［セレクタ１（21）は3
0、セレクタ２（22）は31］の値をオフセットレジスタ
（19）に出力。

：ゼロをオフセットレジスタ（19）に出力。

：オフセットレジスタ（19）へは何も出力しない。

セレクタ３（23）〜セレクタ５（25）は入力モードに応
じて次に３つのオペレーションからひとつを選択する。

：プライオリティエンコーダ部（17）からの値をオフ
セットレジスタ（19）に出力。

:S2バス（２）のビット位置［セレクタ３（23）は2
9、セレクタ４（24）は30、セレクタ５（25）は31］の
値をオフセットレジスタ（19）に出力。

：オフセットレジスタ（19）へは何も出力しない。

オフセット正規化回路（18）がS2バス（２）から入力
する場合に、入力モードとサイズ情報に応じてそれぞれ
のセレクタがどのオペレーションを選択し、どのような
操作が行われるかを第３図を用いて説明する。オフセッ
トレジスタ（19）の入力モードを“通常入力”にすると
サイズ情報がバイトの場合にはセレクタ１（21）及びセ
レクタ２（22）がゼロを選択し、セレクタ３（23）〜セ
レクタ５（25）がS2バス（２）を選択するため、オフセ
ットレジスタ（19）には上位２ビットが０になって入力
される。サイズ情報がハーフワードの場合にはセレクタ
１（21）が０を選択し、残りのセレクタ２（22）〜５
（25）はS2バス（２）を選択するので、オフセットレジ
スタ（19）には上位１ビットだけが０になって入力され
る。サイズ情報がワードの場合にはセレクタ１（21）〜
セレクタ５（25）全てがS2バス（２）を選択するため、
オフセットレジスタ（19）にはS2バス（２）の下位５ビ
ットがそのまま入力される。

次に、入力モードを“正規化入力”にするとサイズ情
報がバイトの場合にはセレクタ１（21）〜セレクタ５
（25）は全てOFFとなるため、オフセットレジスタ（1
9）には何も入力されない。サイズ情報がハーフワード
の場合にはセレクタ２（22）がS2バス（２）のビット位
置31を選択し、残りのセレクタがOFFとなるので、オフ
セットレジスタ（19）の上位２ビット目にS2バス（２）
の最下位ビットが入力される。サイズ情報がワードの場
合にはセレクタ１（21）がS2（30）、セレクタ２（22）
がS2（31）、残りのセレクタがOFFとなるので、オフセ
ットレジスタ（19）の上位２ビットにS2バス（２）の下
位２ビットが入力される。

第４図は第１図のアドレスアライメント回路（８）の
詳細なブロック図である。アドレスアライメント回路
（８）は２つのディスチャージ回路１（31）,2（32）か
ら構成されており、ディスチャージ回路１（31）、ディ
スチャージ回路２（32）はそれぞれS1バス（１）からメ
モリアドレスレジスタ（６）への入力線のうちビト位置
30、31に接続されている。ディスチャージ回路が“OFF"
の場合にはS1バス（１）の値をそのままメモリアドレス
レジスタ（６）に伝達するが、“ON"の場合にはS1バス
（１）からの入力線をディスチャージするため、メモリ
アドレスレジスタ（６）にはゼロが入力される。

ディスチャージ回路のON/OFF動作は入力モードとサイズ
情報に依存する。

アドレスアライメント回路（８）の動作と入力モード
及びサイズ情報の関係を第５図を用いて説明する。アド
レスアライメント回路（８）の入力モードを“通常入
力”にするとサイズ情報に関係なくディスチャージ回路
１（31）及びディスチャージ回路２（32）はOFFとな
り、メモリアドレスレジスタ（６）にはS1バス（１）の
値がそのまま入力される。入力モードが“アライメント
入力”の場合にはサイズ情報によって動作が異なる。サ
イズ情報がバイトのときには“通常入力”の時と同じで
S1バス（１）の値をそのままメモリアドレスレジスタ
（６）に入力する。ハーフワードの時にはディスチャー
ジ回路１（31）は“OFF"となるがディスチャージ回路２
（32）は“ON"となるので、メモリアドレスレジスタ
（６）への入力の際には下位１ビットが強制的に０とな
る。ワードのときにはディスチャージ回路１（31）、２
（32）とも“ON"となるので下位２ビットが強制的に０
となってメモリアドレスレジスタ（６）に入力される。
このように、通常のメモリのアクセスでは“通常入力”
モードを使用してメモリアドレスをセットして所望のデ
ータをアクセスするが、ビット操作命令などのようにア
クセスサイズでアライメントの取れたデータをアクセス
する必要がある場合には“アライメント入力”モードに
すると、サイド情報に応じてアドレスの下位ビットを０
にするのでアライメントのとれたアドレスを得ることが
できる。

第６図は前記データ処理装置のビット操作命令の実行
シーケンスを示したフローチャートである。フローチャ
ートの横には各サイクルで値の変化したレジスタの内容
を示している。

次に、本実施例のデータ処理装置がアドレスとビット
オフセットの正規化を行う場合の実行シーケンスを第６
図を用いて説明する。なお、この実行シーケンスは当該
データ処理装置の制御ROMに予め格納された複数のマイ
クロ命令の中から所定のマイクロ命令を呼び出すことに
より実行され、また、レジスタファイル（４）のROレジ
スタにはベースアドレスが、R1レジスタにはビットオフ
セットが格納されている。

まず、第１サイクルでは“ベースアドレス＋ビットオ
フセット/8"を得ると同時にビットオフセットの中で有
効な下位ビットだけをオフセットレジスタ（19）に取り
込む。すなわち、ROレジスタの値をS1バス（１）に、R1
レジスタの値をS2バス（２）に出力する。ALU部（13）
ではＡレジスタ（10）にROレジスタの値を取り込み、Ｂ
レジスタ（12）には３ビット右シフト回路（11）を動作
させてR1レジスタの値を右に３ビット算術シフトさせて
から取り込む。

ALU部（13）で加算を行い、それをR2レジスタに格納す
る。こうしてR2レジスタには“ベースアドレス＋ビット
オフセット/8"の値が格納される。一方、オフセットレ
ジスタ（19）が、S2バス（２）上のR1レジスタの値をオ
フセット正規化回路（18）を介し“通常入力”モードで
取り込む。オフセットレジスタ（19）はサイズ情報に応
じてオフセットレジスタ（19）の上位ビットが０にな
る。サイズがバイトの場合はオフセットレジスタ（19）
の上位２ビットを０に、ハーフワードの場合には上位１
ビットを０に、ワードの場合にはそのまま取り込む。つ
まり、オフセットレジスタ（19）はビットオフセットの
うちサイズに応じて有効な下位ビットの値だけを保持し
ている。

第２サイクルで、正規化アドレスと正規化ビットオフ
セットを得ることができる。すなわち、R2レジスタの値
をアドレスアライメント回路（８）を介し“アライメン
ト入力”モードでメモリアドレスレジスタ（６）に入力
する。メモリアドレスレジスタ（６）にはサイズ情報に
応じて下位ビットが０になるため、アクセスサイズでア
ライメントをとることができ、正規化アドレスを得るこ
とができる。また、R2レジスタの値をS2バス（２）にも
出力させ、オフセット正規化回路18を介してオフセット
レジスタ（19）に“正規化入力”モードで取り込む。オ
フセットレジスタ（19）の上位ビットにはサイズ情報に
応じてR2レジスタの値の下位ビットが入る。この値をＤ
バス（３）に出力し、R2レジスタに格納する。こうして
R2レジスタに正規化ビットオフセットを得ることができ
る。

以上の処理でメモリアドレスレジスタ（６）には正規
化アドレスが、R2レジスタには正規化ビットオフセット
が格納される。第３サイクル以降で、得られた正規化ア
ドレスと正規化ビットオフセットを用いてそれぞれの命
令固有のビット操作の処理が行われる。

このように、上記データ処理装置では正規化アドレス
及び正規化ビットオフセットを獲得するための処理を２
サイクルで実行できる。また、定数を使用しなくてもよ
い。

以上のような方法でTRON仕様のビット操作命令を実行
できる。ここではビット操作命令を例にして説明した
が、その他にもビットフィールドを処理する命令などの
ようにベースアドレスとビットオフセット値によってア
クセスすべきメモリ領域が決まるような命令には本発明
のデータ処理装置が有効である。なお、本実施例では、
S2バス（２）とＢレジスタ（12）との間に３ビット右シ
フト回路（11）があるが、これが、Ｂレジスタ（12）と
ALU部（13）との間にあっても同じ効果を得ることがで
きる。

〔発明の効果〕

以上のように、この発明によれば、第１サイクルにお
いて第２のバスを介して送られてくるビットオフセット
を３ビット右方向にシフトし，第１のバスを介してベー
スアドレスが入力されるALU部に入力する第１の手段
と、前記ALU部の加算結果が第３のバスを介してレジス
タファイルに取り込まれ，第２サイクルにおいて第１の
バスを介して送られてくる第１サイクルで得られる加算
結果をサイズ情報に基づき下位ビットを０にしてアドレ
スレジスタに入力して正規化アドレスを得る第２の手段
と、第１サイクルにおいて前記第２のバスを介して送ら
れてくるビットオフセット及び第２サイクルにおいて該
第２のバスを介して送られてくる第１サイクルで得られ
る加算結果のうちサイズ情報に基づく下位ビットをそれ
ぞれオフセットレジスタの下位ビット及びその上位ビッ
トに入力して正規化ビットオフセットを得る第３の手段
とを備えたので、正規化アドレスと正規化ビットオフセ
ットを定数を使用することなく２サイクルで獲得でき、
したがって、ビット操作命令やビットフィールド操作命
令などのようなアクセスすべきデータがベースアドレス
とビットオフセットで与えられるような命令の実行を高
速に行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ処理装置のう
ちビット操作命令に用いられる部分のブロック図、第２
図はオフセット正規化回路の詳細なブロック図、第３図
はS2バスからの入力時におけるオフセット正規化回路の
動作を説明する図、第４図はアドレスアライメント回路
の詳細なブロック図、第５図はアドレスアライメン回路
の動作を説明する図、第６図は前記データ処理装置のビ
ット操作命令の実行シーケンスを示したフローチャー
ト、第７図は従来のデータ処理装置においてビット操作
命令を実行する部分のブロック図、第８図（ａ），
（ｂ）はビット操作命令を行う場合に、操作対象となる
ビットの位置がベースアドレスとビットオフセットによ
ってどのように指定されるかを説明した図、第９図
（ａ）〜（ｃ）はビット操作命令を行う場合に、アクセ
スサイズによってアクセスされるメモリ領域の範囲がど
うなるかを説明した図、第10図（ａ）〜（ｂ）はベース
アドレスとビットオフセットから正規化アドレスと正規
化ビットオフセットがどのようにして求められるかを説
明した図、第11図は前記従来のデータ処理装置のビット
操作命令の実行シーケンスを示したフローチャートであ
る。 図において、（１）はS1バス（第１のバス）、（２）は
S2バス（第２のバス）、（３）はＤバス（第３のバ
ス）、（４）はレジスタファイル、（５）は定数ROM
部、（６）はメモリアドレスレジスタ、（７）はカウン
タ、（８）はアドレスアライメント回路（第２の手
段）、（９）はメモリデータレジスタ、（10）はＡレジ
スタ、（11）は３ビット右シフト回路（第１の手段）、
（12）はＢレジスタ、（13）はALU部（算術論理演算
部）、（14）はＯレジスタ、（15）はバレルシフタ部、
（16）はシフト幅レジスタ、（17）はプライオリティエ
ンコーダ部、（18）はオフセット正規化回路（第３の手
段〕、（19）はオフセットレジスタ、（21）はセレクタ
１、（22）はセレクタ２、（23）はセレクタ３、（24）
はセレクタ４、（25）はセレクタ５、（31）はディスチ
ャージ回路１、（32）はディスチャージ回路２である。 なお、各図中、同一符号は同一または相当する部分を示
す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のバスと、第２のバスと、第３のバス
   と、前記第３のバスからデータを取り込み第1,第２のバ
   スへ出力するレジスタファイルと、前記第1,第２のバス
   から送られてくるデータ間で算術論理演算を行い、その
   結果を第３のバスに出力する算術論理演算部と、アクセ
   スするアドレスを前記第１のバスを介して取り込むアド
   レスレジスタと、前記第２のバスを介してビットオフセ
   ットがセットされ、第３のバスに出力するオフセットレ
   ジスタとを備え、アクセスすべきデータがベースアドレ
   スとビットオフセットによって与えられる命令を実行す
   る際に、前記ベースアドレスとビットオフセットからア
   クセスサイズに応じて正規化アドレス，正規化ビットオ
   フセットを求めることにより、ビット操作命令やビット
   フィールド操作命令の実行を可能としたデータ処理装置
   において、 第１サイクルにおいて前記第２のバスを介して送られて
   くるビットオフセットを３ビット右方向にシフトし、第
   １のバスを介してベースアドレスが入力される算術論理
   演算部に入力する第１の手段と、前記算術論理演算部の
   加算結果が第３のバスを介してレジスタファイルに取り
   込まれ、第２サイクルにおいて前記第１のバスを介して
   送られてくる第１サイクルで得られる加算結果をサイズ
   情報に基づき下位ビットを０にしてアドレスレジスタに
   入力して正規化アドレスを得る第２の手段と、第１サイ
   クルにおいて前記第２のバスを介して送られてくるビッ
   トオフセット及び第２サイクルにおいて該第２のバスを
   介して送られてくる第１サイクルで得られる加算結果の
   うちサイズ情報に基づく下位ビットをそれぞれ前記オフ
   セットレジスタの下位ビット及びその上位ビットに入力
   して正規化ビットオフセットを得る第３の手段とを備え
   たことを特徴とするデータ処理装置。