JPH03190427A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH03190427A JPH03190427A JP1330583A JP33058389A JPH03190427A JP H03190427 A JPH03190427 A JP H03190427A JP 1330583 A JP1330583 A JP 1330583A JP 33058389 A JP33058389 A JP 33058389A JP H03190427 A JPH03190427 A JP H03190427A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- output
- counter
- reference clock
- frequency
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路に内蔵されるＲＯＭ及びそのポインタ
とシフトレジスタを利用することにより、任意の不規則
分周回路を実現するものである。
とシフトレジスタを利用することにより、任意の不規則
分周回路を実現するものである。
従来の技術
従来の分周回路は、フリップフロップを用いたものや、
カウンタを利用したものが一般的であつた。
カウンタを利用したものが一般的であつた。
第３図は従来の分周回路である。第３図において、１は
ｎ進カウンタ、２はフリップフロップ、３はｎ進カウン
タ１の入力信号である基準クロック、４はｎ進カウンタ
１のカウンタ出力信号、５はフリップフロップ２の出力
信号である分周クロックである。
ｎ進カウンタ、２はフリップフロップ、３はｎ進カウン
タ１の入力信号である基準クロック、４はｎ進カウンタ
１のカウンタ出力信号、５はフリップフロップ２の出力
信号である分周クロックである。
以上のように構成された従来の分周回路について以下、
その動作を説明する。
その動作を説明する。
第４図はｎ進カウンタｌおよびフリップフロップ２の入
力信号および出力信号である基準クロック３．カウンタ
出力信号４２分周クロック５の波形図を示す。
力信号および出力信号である基準クロック３．カウンタ
出力信号４２分周クロック５の波形図を示す。
ｎ進カウンタ１に基準クロック３を入力する（第４図ａ
）。
）。
ｎ進カウンタ１からのカウンタ出力信号４は第４図すの
波形の様にｎクロックに対して１クロツクが出力される
。
波形の様にｎクロックに対して１クロツクが出力される
。
ｎ進カウンタ１からのカウンタ出力信号４をフリップフ
ロップ２に入力し、立上がりエツジに同期して分周クロ
ック５が出力される（第４図Ｃ）。
ロップ２に入力し、立上がりエツジに同期して分周クロ
ック５が出力される（第４図Ｃ）。
分周クロック５は基準クロック３をｎ分周したクロック
である。
である。
以上の動作により、ｎ進カウンタ１に入力した基準クロ
ック３がｎ分周されてフリップフロップ２から出力され
る。
ック３がｎ分周されてフリップフロップ２から出力され
る。
発明が解決しようとする課題
しかしながら、上記の構成による分周回路は、カウンタ
等の回路によって分周できるクロックが限定されるとい
う問題点があった。しかも、規則的な分周しかできず、
不規則、長周期の分周を実現しようとする回路が非常に
複雑となり、ハードウェア量が増大するという欠点があ
った。
等の回路によって分周できるクロックが限定されるとい
う問題点があった。しかも、規則的な分周しかできず、
不規則、長周期の分周を実現しようとする回路が非常に
複雑となり、ハードウェア量が増大するという欠点があ
った。
本発明はかかる点に鑑み、より簡単な構成で、任意の不
規則分周を可能とする分周回路を提供することを目的と
する。
規則分周を可能とする分周回路を提供することを目的と
する。
課題を解決するための手段
これらの問題点を解決するために、本発明の分周回路は
下記の構成を持つ。
下記の構成を持つ。
基準クロック出力回路の出力がカウンタを経てＲＯＭポ
インタに入力される。又、ＲＯＭの出力はシフトレジス
タに入力され、同時に基準クロックがシフトレジスタに
入力される。
インタに入力される。又、ＲＯＭの出力はシフトレジス
タに入力され、同時に基準クロックがシフトレジスタに
入力される。
作用
本発明は、前記の構成によりＲＯＭに分周データをあら
かじめ書きこんでおける。それを読み出して１ビツトず
つシフトすることにより、任意の不規則分周を実現する
ことができる。
かじめ書きこんでおける。それを読み出して１ビツトず
つシフトすることにより、任意の不規則分周を実現する
ことができる。
実施例
第１図は本発明の一実施例における分周回路である。
第１図において、１１は基準クロック出力回路、１２は
ＲＯＭポインタ、１３はＲＯＭ、１４はシフトレジスタ
、１５はカウンタである。
ＲＯＭポインタ、１３はＲＯＭ、１４はシフトレジスタ
、１５はカウンタである。
以上のように構成された分周回路について、以下、その
動作を説明する。
動作を説明する。
第２図は基準クロック１６および各構成部間の信号の波
形図を示す。
形図を示す。
今、ＲＯＭ１３の出力データのビット数がＸビットであ
ったとすると、カウンタ１５はＲＯＭ１３の出力データ
ビット数にあわせたＸ進カウンタである。
ったとすると、カウンタ１５はＲＯＭ１３の出力データ
ビット数にあわせたＸ進カウンタである。
基準クロック出力回路１１から出力された基準クロック
１６（第２図ａ）はカウンタ１５を通過してＸクロック
に１クロツクがＲＯＭポインタ１２に入力される。
１６（第２図ａ）はカウンタ１５を通過してＸクロック
に１クロツクがＲＯＭポインタ１２に入力される。
ＲＯＭポインタ１２はクロックが入力されるごとにイン
クリメントされ、その値がＲＯＭ１３のアドレスとなる
。ＲＯＭ１３はアドレスがインクリメントされるごとに
Ｘビット読み出され、シフトレジスタ１４に入力される
。シフトレジスタ１４は基準クロック１６の１クロツク
ごとにＸビットのデータを１ビツトずつシフトしながら
出力する。
クリメントされ、その値がＲＯＭ１３のアドレスとなる
。ＲＯＭ１３はアドレスがインクリメントされるごとに
Ｘビット読み出され、シフトレジスタ１４に入力される
。シフトレジスタ１４は基準クロック１６の１クロツク
ごとにＸビットのデータを１ビツトずつシフトしながら
出力する。
以上の動作により、ＲＯＭ１３の内部に格納されたデー
タが、基準クロック１６に同期して、シフトレジスタ１
４から１ビツトずつ出力される。
タが、基準クロック１６に同期して、シフトレジスタ１
４から１ビツトずつ出力される。
今、ＲＯＭ１３のある番地のデータが、θと１を（り返
していたとする（第２図ｂ）と、シフトレジスタ１４の
出力信号１７は基準クロック１６を２分周したクロック
となっている（第２図Ｃ）。
していたとする（第２図ｂ）と、シフトレジスタ１４の
出力信号１７は基準クロック１６を２分周したクロック
となっている（第２図Ｃ）。
同様に、ＲＯＭ１３のある番地のデータが、第２図ｅの
様であった場合、シフトレジスタ４の出力信号１７は不
規則分周されたクロックとなる（第２図ｆ）。
様であった場合、シフトレジスタ４の出力信号１７は不
規則分周されたクロックとなる（第２図ｆ）。
以上のように、本発明の分周回路においては、ＲＯＭ１
３に任意のデータを格納しておくことにより、任意不規
則の分周を行なうことができる。
３に任意のデータを格納しておくことにより、任意不規
則の分周を行なうことができる。
しかも、ＲＯＭ容量を増やすだけで容易に、長周期の分
周を行なうことができる。
周を行なうことができる。
発明の効果
このように本発明はあらかじめＲＯＭにデータを格納し
ておき、そのデータをシフトレジスタを用いて１ビツト
ずつ出力する事で分周したクロックとする事ができる。
ておき、そのデータをシフトレジスタを用いて１ビツト
ずつ出力する事で分周したクロックとする事ができる。
つまり、ＲＯＭに格納するデータによって基準クロック
を任意に分周できる優れた分周回路を実現でき、るもの
である。しかも、ＲＯＭへのアクセスはＲＯＭのデータ
ビット数をＸビットとすると、基準クロックＸ回に１回
でよ（消費電力も少なくてすむ。
を任意に分周できる優れた分周回路を実現でき、るもの
である。しかも、ＲＯＭへのアクセスはＲＯＭのデータ
ビット数をＸビットとすると、基準クロックＸ回に１回
でよ（消費電力も少なくてすむ。
第１図は本発明の分周回路のブロック図、第２図は本発
明の分周回路での分周例を示した波形図、第３図は従来
の分周回路のブロック図、第４図は従来の分周回路にお
ける分周例を示した波形図である。 １・・・・・・ｎ進カウンタ、２・・・・・・フリップ
フロップ、１１・・・・・・基準クロック出力回路、１
２・・・・・・ＲＯＭポインタ、１３・・・・・・ＲＯ
Ｍ、１４・・・・・・シフトレジスタ、１５・・・・・
・カウンタ。
明の分周回路での分周例を示した波形図、第３図は従来
の分周回路のブロック図、第４図は従来の分周回路にお
ける分周例を示した波形図である。 １・・・・・・ｎ進カウンタ、２・・・・・・フリップ
フロップ、１１・・・・・・基準クロック出力回路、１
２・・・・・・ＲＯＭポインタ、１３・・・・・・ＲＯ
Ｍ、１４・・・・・・シフトレジスタ、１５・・・・・
・カウンタ。
Claims (1)
- ＲＯＭと、基準クロックを入力とし、前記ＲＯＭの出力
データビット数ＸにあわせたＸ進カウンタと、前記Ｘ進
カウンタの出力により計数され、前記ＲＯＭのアドレス
を生成するＲＯＭポインタと、前記ＲＯＭの出力データ
を入力とし、前記基準クロックと同期して前記ＲＯＭの
出力データを出力するシフトレジスタとからなる分周回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330583A JPH03190427A (ja) | 1989-12-20 | 1989-12-20 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330583A JPH03190427A (ja) | 1989-12-20 | 1989-12-20 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03190427A true JPH03190427A (ja) | 1991-08-20 |
Family
ID=18234275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330583A Pending JPH03190427A (ja) | 1989-12-20 | 1989-12-20 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03190427A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239723A (ja) * | 1986-04-11 | 1987-10-20 | Ando Electric Co Ltd | パルス発生装置 |
| JPS63175515A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 波形形成回路 |
-
1989
- 1989-12-20 JP JP1330583A patent/JPH03190427A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239723A (ja) * | 1986-04-11 | 1987-10-20 | Ando Electric Co Ltd | パルス発生装置 |
| JPS63175515A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 波形形成回路 |
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