JPH0251298B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデイジタルシステムにおいて多用され
る分周装置、特に2/3分周装置に関するものであ
る。

従来例の構成とその問題点 上述のような分周装置は、例えば米国特許第
3967205号明細書において提案されており、その
構成は、カウンタと、その出力デコーダと、前記
出力デコーダによつてトリガされるトグルフリツ
プフロツプ回路と、前記トグルフリツプフロツプ
回路の出力に応じて前記カウンタにクロツク信号
の反転信号もしくは非反転信号を供給するコント
ロール回路からなり、2/3分周を行なう場合には
前記カウンタのビツト数が２となり、装置全体の
所要ゲート数は、トグルフリツプフロツプ回路が
６ゲートで構成されるものとすると、23ゲート
（カウンタが12ゲート、デコーダが１ゲート、ト
グルフリツプフロツプ回路が６ゲート、コントロ
ール回路が４ゲートで、合計23ゲート）となる。

一方、よく知られているように最も代表的な1/
３分周装置は２個のＤフリツプフロツプ回路と、
１個の論理ゲートの組み合わせによつて構成され
るから、所要ゲート数は13であり、これに比べ
て、前述の2/3分周装置の所要ゲート数がかなり
多いという問題があつた。

発明の目的 本発明の目的は、同一回路構成にて入力信号の
１／３および2/3分周信号を、より少ない論理ゲート
数で構成し、消費電力の低減や、この種の装置を
内蔵したICのチツプサイズの削減を可能にする
ことにある。

発明の構成 本発明の分周装置は、第１の出力状態と第２の
出力状態を有し、入力端子にトリガ信号が供給さ
れるごとに出力状態を反転させるトグルフリツプ
フロツプ回路と、前記トグルフリツプフロツプ回
路の出力信号が供給され、その状態に応じて入力
クロツク信号の非反転信号あるいは反転信号の一
方を選択して出力する第１のゲート手段と、前記
第１のゲート手段の出力信号が入力端子に供給さ
れてセツト状態となる第１の双安定回路と、第１
の入力端子に前記第１の双安定回路の出力信号が
供給され、第２の入力端子に前記第１のゲート手
段の出力信号が供給され、両入力信号の論理積出
力信号を出力する第２のゲート手段と、前記第２
のゲート手段の出力信号が入力端子に供給されて
セツト状態となる第２の双安定回路と、第１の入
力端子に前記第２の双安定回路の出力信号が供給
され、第２の入力端子に前記入力クロツク信号が
供給され、両入力信号の論理積出力信号を前記ト
グルフリツプフロツプ回路に供給して前記トグル
フリツプフロツプ回路の出力を反転させる第３の
ゲート手段を具備して構成されている。

実施例の説明 以下、本発明の実施例について図面を参照しな
がら説明する。第１図は本発明の一実施例に係る
分周装置の論理構成図である。同図において、
NANDゲート１の入出力端子とNANDゲート２
の入出力端子がクロスカツプリング接続されて双
安定回路１０１が構成され、NANDゲート３の
入出力端子とNANDゲート４の入出力端子がク
ロスカツプリング接続されて双安定回路１０２が
構成され、NANDゲート５の入出力端子と
NANDゲート６の入出力端子がクロスカツプリ
ング接続されて双安定回路１０３が構成されてい
る。

一方、クロツク信号入力端子Ａにはインバータ
７の入力端子が接続され、前記NANDゲート５
の出力端子と前記クロツク信号入力端子には、そ
れぞれNANDゲート８の第１、第２の入力端子
が接続され、前記NANDゲート６の出力端子と
前記インバータ７の出力端子には、それぞれ
NANDゲート９の第１、第２の入力端子が接続
され、前記NANDゲート８，９の出力端子には、
それぞれNANDゲート１０の第１、第２の入力
端子が接続されている。

また、前記NANDゲート１の第２の入力端子
が前記NANDゲート１０の出力端子に接続され、
前記NANDゲート１の出力端子と前記NANDゲ
ート１０の出力端子には、それぞれNANDゲー
ト１１の第１、第２の入力端子が接続され、前記
NANDゲート１１の出力端子には前記NANDゲ
ート３の第２の入力端子が接続され、前記
NANDゲート４の第２の入力端子は前記NAND
ゲート１の出力端子に接続され、前記NANDゲ
ート４の出力端子には分周出力端子Ｂが接続され
ている。

さらに、NANDゲート１２の入出力端子と
NANDゲート１３の入出力端子がクロスカツプ
リング接続されて双安定回路１０４が構成され、
前記NANDゲート１２の第２の入力端子は前記
NANDゲート３の出力端子に接続され、前記
NANDゲート１３の第２の入力端子は前記
NANDゲート１０の出力端子に接続され、前記
NANDゲート１２の出力端子には前記NANDゲ
ート２の第２の入力端子、前記NANDゲート１
０の第３の入力端子、インバータ１４の入力端子
が接続されている。前記インバータ１４の出力端
子にはNANDゲート１６およびNANDゲート１
７の第１の入力端子が接続され、前記NANDゲ
ート１６の第２の入力端子は前記クロツク信号入
力端子Ａに接続され、同出力端子には前記
NANDゲート５の第２の入力端子と前記NAND
ゲート１０の第４の入力端子が接続され、前記
NANDゲート１７の第２の入力端子は前記イン
バータ７の出力端子に接続され、同出力端子には
前記NANDゲート６の第２の入力端子と前記
NANDゲート１０の第５の入力端子が接続され
ている。

以上のように構成された分周装置について第２
図に示したタイムチヤートに基づいて、その動作
を説明する。

第２図において、AXはクロツク信号入力端子
Ａに供給される信号波形であり、７Ｘ，１６Ｘ，
１７Ｘ，５Ｘ，６Ｘ，８Ｘ，９Ｘ，１０Ｘ，１３
Ｘ，１２Ｘ，１Ｘ，２Ｘ，１１Ｘ，３Ｘ，４Ｘ，
１４Ｘはそれぞれインバータ７、NANDゲート
１６，１７，５，６，８，９，１０，１３，１
２，１，２，１１，３，４、インバータ１４の出
力信号波形である。

あらかじめ、クロツク信号入力端子Ａのレベル
が“Ｌ”で、NANDゲート１，３，５の出力レ
ベルも“Ｌ”になつているもとで、時刻t₁におい
てクロツク信号AXのリーデイングエツジが到来
して、そのレベルが“Ｈ”に移行したとすると、
続いてインバータ７の出力レベルが“Ｌ”に移行
し、さらにNANDゲート９の出力レベルが“Ｈ”
に移行し、NANDゲート１０の出力レベルが
“Ｌ”に移行する。

前記NANDゲート１０の出力レベルの“Ｌ”
への移行によつてNANDゲート１３および
NANDゲート１の出力レベルが“Ｈ”に移行し、
前記NANDゲート１の出力レベルの“Ｈ”への
移行によつてNANDゲート２の出力レベルが
“Ｌ”に移行する。（双安定回路１０１がセツトさ
れる。） なお、このときNANDゲート３の出力レベル
が“Ｌ”を維持しているから前記NANDゲート
１３の出力レベルが“Ｈ”に移行したのちに
NANDゲート１２の出力レベルが“Ｌ”に移行
することはない。

時刻t₂においてクロツク信号のトレイリングエ
ツジが到来すると、インバータ７の出力レベル
が”Ｈ”に移行し、続いてNANDゲート９の出
力レベルが“Ｌ”に移行し、NANDゲート１０
の出力レベルは“Ｈ”に移行する。

前記NANDゲート１０の出力レベルの“Ｈ”
への移行によつてNANDゲート１３の出力レベ
ルが“Ｌ”に移行するとともに、NANDゲート
１１の出力レベルが“Ｌ”に移行し、続いて
NANDゲート３の出力レベルが“Ｈ”に移行し、
その結果、NANDゲート４の出力レベルが“Ｌ”
に移行する。（双安定回路１０２がセツトされ
る。） 時刻t₃においてクロツク信号のリーデイングエ
ツジが到来すると、時刻t₁のときと同様にインバ
ータ７、NANDゲート９、NANDゲート１０、
NANDゲート１３の出力レベルが変化し、前記
NANDゲート１０の出力レベルの“Ｌ”への移
行によつてNANDゲート１１の出力レベルが
“Ｈ”に移行する。

また、NANDゲート３の出力レベルがすでに
“Ｈ”になつているので、前記NANDゲート１３
の出力レベルの“Ｈ”への移行によつてNAND
ゲート１２の出力レベルが“Ｌ”に移行し、その
結果、前記NANDゲート１０の出力レベルは
“Ｈ”に戻り、同時にNANDゲート２の出力レベ
ルが“Ｈ”に移行する。

前記NANDゲート２の出力レベルの“Ｈ”へ
の移行によつてNANDゲート１の出力レベルが
“Ｌ”に移行し、続いてNANDゲート４の出力レ
ベルが“Ｈ”に移行し、その結果、NANDゲー
ト３の出力レベルが“Ｌ”に移行する。

前記NANDゲート３の出力レベルの“Ｌ”へ
の移行によつて前記NANDゲート１２の出力レ
ベルは“Ｈ”に戻り、続いて前記NANDゲート
１３の出力レベルは“Ｌ”に戻る。

一方、前記NANDゲート１２の出力レベルが
“Ｌ”に移行すると、インバータ１４の出力レベ
ルが“Ｈ”に移行し、その結果、NANDゲート
１６の出力レベルが“Ｌ”に移行し、続いて
NANDゲート５の出力レベルが“Ｈ”に移行す
る。

前記NANDゲート５の出力レベルの“Ｈ”へ
の移行によつてNANDゲート６およびNANDゲ
ート８の出力レベルが“Ｌ”に移行する。

なお、前記NANDゲート１６の出力レベルは
前記NANDゲート１２の出力レベルが“Ｈ”に
戻り、続いて前記インバータ１４の出力レベルが
“Ｌ”に戻つたのちに“Ｈ”に戻る。

時刻t₄においてクロツク信号のトレイリングエ
ツジが到来すると、インバータ７とともに
NANDゲート８の出力レベルが”Ｈ”に移行し、
続いてNANDゲート１０の出力レベルが“Ｌ”
に移行する。

前記NANDゲート１０の出力レベルが“Ｌ”
に移行すると、時刻t₁のときと同様にNANDゲ
ート１３、NANDゲート１、NANDゲート２の
出力レベルが変化する。

時刻t₅において、クロツク信号のリーデイング
エツジが到来するとインバータ７とNANDゲー
ト８の出力レベルが”Ｌ”に移行し、続いて
NANDゲート１０の出力レベルが“Ｈ”に移行
する。

前記NANDゲート１０の出力レベルが“Ｈ”
に移行すると、時刻t₂のときと同様にNANDゲ
ート１３、NANDゲート１１、NANDゲート
３、NANDゲート４の出力レベルが変化する。

時刻t₆において、クロツク信号のトレイリング
エツジが到来すると、インバータ７、NANDゲ
ート８、NANDゲート１０、NANDゲート１３
の出力レベルは時刻t₄のときと同様に変化する。

前記NANDゲート１３の出力レベルが変化し
て“Ｈ”に移行すると、NANDゲート３の出力
レベルがあらかじめ“Ｈ”になつているので、
NANDゲート１２の出力レベルが“Ｌ”に移行
し、前記NANDゲート１２の出力レベルの変化
によつて時刻t₃のときと同様に前記NANDゲー
ト１０、NANDゲート２、NANDゲート１、
NANDゲート１１、NANDゲート４、NAND
ゲート３、NANDゲート１２、NANDゲート１
３、インバータ１４の出力レベルが変化し、前記
インバータ１４の出力レベルの“Ｈ”への移行に
よつてNANDゲート１７の出力レベルが“Ｌ”
に移行する。

前記NANDゲート１７の出力レベルが“Ｌ”
に移行すると、NANDゲート６の出力レベルが
“Ｈ”に移行し、続いてNANDゲート５および
NANDゲート９の出力レベルが“Ｌ”に移行す
る。

時刻t₇においてクロツク信号のリーデイングエ
ツジが到来すると、各論理ゲートの出力レベルは
時刻t₁のときと同様に変化し、時刻t₈においてク
ロツク信号のトレイリングエツジが到来したとき
には各論理ゲートの出力レベルは時刻t₂のときと
同様に変化する。

以後、クロツク信号のリーデイングエツジ、ト
レイリングエツジが到来するごとに同様の動作を
繰り返し、分周出力端子Ｂには第２図の４Ｘに示
すような2/3分周された出力信号が現われる。

さて、第１図に示した分周装置は14の論理ゲー
トで構成されており、きわめて簡単な構成となつ
ているし、第２図からもわかるように必要に応じ
て1/3分周された出力信号も取り出すことができ
る。

ところで、本発明の分周装置は第１図の実施例
に限定されるものではなく、必要に応じて種々の
変更が可能である。例えば第３図は本発明の別の
実施例の論理構成図を示したものであり、第３図
において第１図と同じ機能を有するものについて
は同一の符号を付している。

第４図は第２図と同じ要領で第３図の各論理ゲ
ートおよびトグルフリツプフロツプ回路１００の
出力波形を示したタイムチヤートであるが、第２
図と第４図を比較すれば明らかなように、その動
作については第１図の装置と殆んど同じであるの
で詳細な説明は省略する。

第１図において、第１の双安定回路１０３と
NANDゲート１６，１７は、第１の出力状態と
第２の出力状態を有し、インバータ１４を介して
トリガ信号（第２図１４Ｘの信号波形）が供給さ
れるごとに出力状態を反転させるトグルフリツプ
フロツプ回路を構成しているが、第３図のトグル
フリツプフロツプ回路１００もまた同等の機能を
有している。さらに第３図のEX−ORゲート２
００は第１図のNANDゲート８，９，１０によ
るゲート回路と同等の機能を有している。

第３図の分周装置も、また、従来よりも少ない
論理ゲート数で構成することができる。

発明の効果 以上の説明から明らかなように、本発明の分周
装置は、第１の出力状態と第２の出力状態を有
し、入力端子にトリガ信号が供給されるごとに出
力状態を反転させるトグルフリツプフロツプ回路
（双安定回路１０３とNANDゲート１６，１７に
よる回路あるいはトグルフリツプフロツプ回路１
００）と、前記トグルフリツプフロツプ回路の出
力信号が供給され、その状態に応じてクロツク信
号の非反転信号あるいは反転信号の一方を選択し
て出力する第１のゲート手段（第１図の実施例で
はNANDゲート８，９，１０によつて構成され、
第３図の実施例ではEX−ORゲート２００と
NANDゲート１５によつて構成される。）と、前
記第１のゲート手段の出力信号が入力端子に供給
されてセツト状態となる第１の双安定回路１０１
と、第１の入力端子に前記第１の双安定回路の出
力信号が供給され、第２の入力端子に前記第１の
ゲート手段の出力信号が供給され、両入力信号の
論理積出力信号を出力する第２のゲート手段
（NANDゲート１１によつて構成される。）と、
前記第２のゲート手段の出力信号が入力端子に供
給されてセツト状態となる第２の双安定回路１０
２と、第１の入力端子に前記第２の双安定回路の
出力信号が供給され、第２の入力端子に入力クロ
ツク信号が供給され、両入力信号の論理積出力信
号を前記トグルフリツプフロツプ回路に供給して
前記トグルフリツプフロツプ回路の出力を反転さ
せる第３のゲート手段（NANDゲート１２によ
つて構成される。）とを具備したことを特徴とす
るもので、前記第２の双安定回路の出力信号を取
り出すことにより、従来よりも少ない論理ゲート
数で入力クロツク信号の３分の２分周を行なう分
周装置を得ることができ、さらには、前記トグル
フリツプフロツプ回路の出力信号を取り出すこと
により、全く同一回路構成で入力クロツク信号の
３分の１分周を行なう分周装置を得ることができ
るなど、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例に係る分周装置の論
理構成図、第２図はその動作を説明するためのタ
イムチヤート、第３図は本発明の他の実施例の論
理構成図、第４図はその動作を説明するためのタ
イムチヤートである。 １００……トグルフリツプフロツプ回路、１０
１……双安定回路、１０２……双安定回路、１０
３……双安定回路。

Claims (1)

【特許請求の範囲】
1. １ 第１の出力状態と第２の出力状態を有し、入
   力端子にトリガ信号が供給されるごとに出力状態
   を反転させるトグルフリツプフロツプ回路と、前
   記トグルフリツプフロツプ回路の出力信号が供給
   され、その状態に応じて入力クロツク信号の非反
   転信号あるいは反転信号の一方を選択して出力す
   る第１のゲート手段と、前記第１のゲート手段の
   出力信号が入力端子に供給されてセツト状態とな
   る第１の双安定回路と、第１の入力端子に前記第
   １の双安定回路の出力信号が供給され、第２の入
   力端子に前記第１のゲート手段の出力信号が供給
   され、両入力信号の論理積出力信号を出力する第
   ２のゲート手段と、前記第２のゲート手段の出力
   信号が入力端子に供給されてセツト状態となる第
   ２の双安定回路と、第１の入力端子に前記第２の
   双安定回路の出力信号が供給され、第２の入力端
   子に前記入力クロツク信号が供給され、両入力信
   号の論理積出力信号を前記トグルフリツプフロツ
   プ回路に供給して前記トグルフリツプフロツプ回
   路の出力を反転させる第３のゲート手段とを具備
   し、前記第２の双安定回路の出力信号を前記入力
   クロツク信号の３分の２分周出力信号として、ま
   たは前記トグルフリツプフロツプ回路の出力信号
   を前記入力クロツク信号の３分の１分周出力信号
   として取り出してなる分周装置。