JPH0319052A - 記憶装置の動作制御方式 - Google Patents
記憶装置の動作制御方式Info
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- JPH0319052A JPH0319052A JP1152343A JP15234389A JPH0319052A JP H0319052 A JPH0319052 A JP H0319052A JP 1152343 A JP1152343 A JP 1152343A JP 15234389 A JP15234389 A JP 15234389A JP H0319052 A JPH0319052 A JP H0319052A
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- JP
- Japan
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- signal
- storage device
- cycle
- memory
- circuit
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置の動作制御方式に係り、特にメモリ素
子の自己発熱を論理的に制御して、冷却設計を容易にす
る記憶装置の動作制御方式に関する。
子の自己発熱を論理的に制御して、冷却設計を容易にす
る記憶装置の動作制御方式に関する。
一般に、記憶装置などにおいては、送風機により強制空
冷することによってメモリ素子等の発熱を放散している
。この場合、送風機の故障や周囲温度の異常に対処する
方法としては、例えば、特開昭５５−１０６３５号公報
に記載のように、装置内の発熱により暖められた排出空
気を温度感知器でモニタし、この温度感知器が一定以上
の温度を検出すると冷却用の予備送風機を動作させ、さ
らに別の温度感知器が前記以上の温度を検出すると、装
置への電源供給を切断する方式がある。
冷することによってメモリ素子等の発熱を放散している
。この場合、送風機の故障や周囲温度の異常に対処する
方法としては、例えば、特開昭５５−１０６３５号公報
に記載のように、装置内の発熱により暖められた排出空
気を温度感知器でモニタし、この温度感知器が一定以上
の温度を検出すると冷却用の予備送風機を動作させ、さ
らに別の温度感知器が前記以上の温度を検出すると、装
置への電源供給を切断する方式がある。
上記従来方式は冷却用の常用送風機の故障、または周囲
温度（一般には吸入空気温度）の異常に対処するもので
あり、常用送風機の冷却能力は、上記とは無関係に装置
内の最大発熱を配慮して設計されなければならない。仮
に常用送風機の冷却能力を低目に設定し、最大発熱状態
では予備送風機の作動を期待する設計としたならば、装
置内で極所的に発生するメモリ素子等の自己発熱を敏感
に検出することは不可能であり、排出空気温度の上昇に
より予備送風機を作動させるまでに、メモリ素子等の温
度は規定値以上に達し、劣化または破壊が発生してしま
う、従って、装置内の発熱がその使用率（動作率）によ
って大きく変化するタイナミックランダムアクセスメモ
リ（ＤＲＡＭ）等を使用した記憶装置である場合にも、
使用率１００％時の発熱を配慮した冷却設計をする必要
がある。
温度（一般には吸入空気温度）の異常に対処するもので
あり、常用送風機の冷却能力は、上記とは無関係に装置
内の最大発熱を配慮して設計されなければならない。仮
に常用送風機の冷却能力を低目に設定し、最大発熱状態
では予備送風機の作動を期待する設計としたならば、装
置内で極所的に発生するメモリ素子等の自己発熱を敏感
に検出することは不可能であり、排出空気温度の上昇に
より予備送風機を作動させるまでに、メモリ素子等の温
度は規定値以上に達し、劣化または破壊が発生してしま
う、従って、装置内の発熱がその使用率（動作率）によ
って大きく変化するタイナミックランダムアクセスメモ
リ（ＤＲＡＭ）等を使用した記憶装置である場合にも、
使用率１００％時の発熱を配慮した冷却設計をする必要
がある。
しかし、近年の半導体技術および実装技術の進歩により
、従来は比較的発熱量が小であったＤＲＡＭも高速化に
より最大発熱量が増大しており、それらＤＲＡＭを大量
に使用してプリント基板への高密度両面実装を採用し、
これらプリント基板複数枚を近接実装し、大量のＤＲＡ
Ｍを同時動作させる高密度実装の記憶装置においては、
使用率１００％時の発熱密度および総発熱量は非常に大
きく、過大な冷却設計が必要となる。
、従来は比較的発熱量が小であったＤＲＡＭも高速化に
より最大発熱量が増大しており、それらＤＲＡＭを大量
に使用してプリント基板への高密度両面実装を採用し、
これらプリント基板複数枚を近接実装し、大量のＤＲＡ
Ｍを同時動作させる高密度実装の記憶装置においては、
使用率１００％時の発熱密度および総発熱量は非常に大
きく、過大な冷却設計が必要となる。
一方、上記の様な記憶装置をシステムに組入れた場合、
一般には当該記憶装置の平均使用率が５０％前後以下に
なるよう他装置との相対性能が設計されている。なぜな
らば、当該記憶装置をアクセスする他装置の待ち行列に
よるオーバヘッドを緩和するために、ある程度のゆとり
が必要とされるためである。また、一般にシステムに組
入れた場合、他装置のオーバヘッド等により、システム
性能がピーク時でも当該記憶装置の使用率が１００％に
達するケースはほとんど発生しない。さらにシステムに
組入れた場合の当該記憶装置の使用率（発熱量）をあら
ゆるケースを想定して解析し、必要最小限の冷却能力を
求めるのは非常に困難である。
一般には当該記憶装置の平均使用率が５０％前後以下に
なるよう他装置との相対性能が設計されている。なぜな
らば、当該記憶装置をアクセスする他装置の待ち行列に
よるオーバヘッドを緩和するために、ある程度のゆとり
が必要とされるためである。また、一般にシステムに組
入れた場合、他装置のオーバヘッド等により、システム
性能がピーク時でも当該記憶装置の使用率が１００％に
達するケースはほとんど発生しない。さらにシステムに
組入れた場合の当該記憶装置の使用率（発熱量）をあら
ゆるケースを想定して解析し、必要最小限の冷却能力を
求めるのは非常に困難である。
従って、当該記憶装置の設計者は、システムに組入れた
実使用状態では使用率が１００％近辺になることはほと
んどなく（平均的には５０％前後以下）、また発生して
も長時間継続することはないと知りながらも、使用率１
００％時に対処した冷却設計をせねばならないという問
題がある。
実使用状態では使用率が１００％近辺になることはほと
んどなく（平均的には５０％前後以下）、また発生して
も長時間継続することはないと知りながらも、使用率１
００％時に対処した冷却設計をせねばならないという問
題がある。
このように、近年の高速大容量かつ高密度実装の記憶装
置等においては、非常に過大な冷却設計となる問題があ
る。
置等においては、非常に過大な冷却設計となる問題があ
る。
本発明の目的は、上述の如き問題点に対処するため、記
憶装置の使用率により変化する装置内部（特にＤＲＡＭ
）の最大自己発熱を論理的に制御（任意の一定値以下に
抑止）し、かつ抑止状態となる極く稀な時間以外では当
該記憶装置の持つ最大性能（最小動作周期）で他装置か
らの要求を処理でき、当該記憶装置がシステムに組入れ
られた実使用環境での自己発熱に見合った冷却設計（過
大な冷却設計の排除）ができる記憶装置の動作制御方式
を提供することにある。
憶装置の使用率により変化する装置内部（特にＤＲＡＭ
）の最大自己発熱を論理的に制御（任意の一定値以下に
抑止）し、かつ抑止状態となる極く稀な時間以外では当
該記憶装置の持つ最大性能（最小動作周期）で他装置か
らの要求を処理でき、当該記憶装置がシステムに組入れ
られた実使用環境での自己発熱に見合った冷却設計（過
大な冷却設計の排除）ができる記憶装置の動作制御方式
を提供することにある。
上記目的を達成するために、本発明は、一定周期毎に、
メモリ部を起動する回数をカウントし。
メモリ部を起動する回数をカウントし。
該カウント値に基づき、次の周期でのメモリ部の最小動
作可能周期を可変としたことである。
作可能周期を可変としたことである。
一定周期Ｔｔｃ内で、最小動作周期がＴｍｃであるメモ
リ部を起動可能な最大回数ＮはＴｔｃ／Ｔ＋＊ｃであり
、上記Ｔｔｃ内に実際にＮ回のメモリ部起動が発生した
場合が使用率１００％（最大発熱状態）となる、上記Ｎ
に対して小さい値Ｍ（たとえばＮＸ０．７）があらかじ
め設定されている。
リ部を起動可能な最大回数ＮはＴｔｃ／Ｔ＋＊ｃであり
、上記Ｔｔｃ内に実際にＮ回のメモリ部起動が発生した
場合が使用率１００％（最大発熱状態）となる、上記Ｎ
に対して小さい値Ｍ（たとえばＮＸ０．７）があらかじ
め設定されている。
メモリ制御回路がメモリ部を最小動作周期ｔ■Ｃで起動
可能な状態にある第１のＴｔｃ終了時において、実際の
起動回数りがＭより大となると（Ｌ＝Ｎも含む）、過負
荷フリップフロップがセットされ、メモリ制御回路のメ
モリ部に対する起動可能最小周期が大きく（たとえばＴ
ｍｃＸ２に）設定される。また、起動回数をカウントす
るカウンタはＴｔｃ終了毎にリセットされる。第１のＴ
ｔｃに引続く第２のＴｔｃでは、メモリ部の最小動作周
期がＴ肛×２となり、この第２のＴｔｃ内でのメモリ部
の起動可能最大回数はＴｔｃ／ＴｍｃＸ２＝ＮＸ０．５
となる。従って、第２のＴｔｃの終了時においてはＬ＜
Ｍが成立し、過負荷フリップフロップがリセットされ、
メモリ制御回路のメモリ部に対する起動可能最小周期が
メモリ部の最小動作周期Ｔｍｃに再設定される。第３の
Ｔｔｃでは、第１のＴｔｃと同様にＬ＞Ｍが成立して第
２のＴｔｃと同様の状態に至るケースと、逆にＬ＜Ｍが
成立して過負荷フリップフロップのリセット状態が継続
するケースとがある。以下上記の様な状態遷移が継続す
る。
可能な状態にある第１のＴｔｃ終了時において、実際の
起動回数りがＭより大となると（Ｌ＝Ｎも含む）、過負
荷フリップフロップがセットされ、メモリ制御回路のメ
モリ部に対する起動可能最小周期が大きく（たとえばＴ
ｍｃＸ２に）設定される。また、起動回数をカウントす
るカウンタはＴｔｃ終了毎にリセットされる。第１のＴ
ｔｃに引続く第２のＴｔｃでは、メモリ部の最小動作周
期がＴ肛×２となり、この第２のＴｔｃ内でのメモリ部
の起動可能最大回数はＴｔｃ／ＴｍｃＸ２＝ＮＸ０．５
となる。従って、第２のＴｔｃの終了時においてはＬ＜
Ｍが成立し、過負荷フリップフロップがリセットされ、
メモリ制御回路のメモリ部に対する起動可能最小周期が
メモリ部の最小動作周期Ｔｍｃに再設定される。第３の
Ｔｔｃでは、第１のＴｔｃと同様にＬ＞Ｍが成立して第
２のＴｔｃと同様の状態に至るケースと、逆にＬ＜Ｍが
成立して過負荷フリップフロップのリセット状態が継続
するケースとがある。以下上記の様な状態遷移が継続す
る。
以上の様に、Ｔｔｃ内における実際の起動回数Ｌが基準
値Ｍを越える（最大発熱状態も含めた自己発熱量の状態
となる）と、必ず次のＴｔｃではメモリ部の起動回数（
自己発熱量）が抑止されるため、Ｔｔｃ、Ｍおよび過負
荷フリップフロップがセット状態でのＴｍｃを遅くする
係数を適切に設定することにより、メモリ部の自己発熱
を論理的に任意に抑止できる。
値Ｍを越える（最大発熱状態も含めた自己発熱量の状態
となる）と、必ず次のＴｔｃではメモリ部の起動回数（
自己発熱量）が抑止されるため、Ｔｔｃ、Ｍおよび過負
荷フリップフロップがセット状態でのＴｍｃを遅くする
係数を適切に設定することにより、メモリ部の自己発熱
を論理的に任意に抑止できる。
以下２本発明の一実施例について図面により説明する。
第１図は本発明の一実施例のブロック図で、１は記憶装
置制御部、２はメモリ部、３は過負荷検出部である。な
お、第１図では１本発明とは直接関係のないデータおよ
びアドレス系等のブロックは省略しである。
置制御部、２はメモリ部、３は過負荷検出部である。な
お、第１図では１本発明とは直接関係のないデータおよ
びアドレス系等のブロックは省略しである。
記憶装置制御部１は、他装置（図示せず）からのリクエ
スト（ＲＱ）の受付処理を行うリクエスト受付回路（Ｒ
ＱＣＴＬ）４と、リクエスト受付回路４からの起動信号
（Ｅ Ｘ）によりメモリ部（ＭＭ）２に対するＲＡＳ、
ＣＡＳ、ＷＥ他のタイミングを生成するタイミング生成
回路（ＴＧＥＮ）５から成る。過負荷検出部３は、一定
周期毎に時刻信号（ＴＥＮ）を発するタイマ回路（ＴＩ
ＭＣＮＴ）６、ＥＸ信号をカウントし、ＴＥＮ信号によ
り毎回クリアされる起動信号カウント回路（ＥＸＣＮＴ
）７、任意設定可能で、ＴＥＮ信号の一定周期当りに許
容するＥＸ信号の発行回数を登録しである基準値レジス
タ（ＴＨＶＲＥＧ）８、ＴＥＮ信号が発行された時に起
動信号カウント回路７と基準値レジスタ８の値を比較し
、起動信号カウント回路７゛の方が大きい場合にセット
（ＳＥＴ）信号を発し、また小さい場合にリセット（Ｒ
ＥＳ）信号を発する起動回数比較回路（ＥＸＣＭＰ）９
、および、ＳＥＴ信号によりセットされ、ＲＥＳ信号に
よりリセットされて、過負荷信号（ＯＶＬ）を発する過
負荷レジスタ（過負荷ＦＦ）１０より成る。ここで、Ｔ
ＥＮ信号による起動信号カウント回路７のクリアは、起
動回数比較回路９による判定が終了してから実行される
ように時間制御がなされている。
スト（ＲＱ）の受付処理を行うリクエスト受付回路（Ｒ
ＱＣＴＬ）４と、リクエスト受付回路４からの起動信号
（Ｅ Ｘ）によりメモリ部（ＭＭ）２に対するＲＡＳ、
ＣＡＳ、ＷＥ他のタイミングを生成するタイミング生成
回路（ＴＧＥＮ）５から成る。過負荷検出部３は、一定
周期毎に時刻信号（ＴＥＮ）を発するタイマ回路（ＴＩ
ＭＣＮＴ）６、ＥＸ信号をカウントし、ＴＥＮ信号によ
り毎回クリアされる起動信号カウント回路（ＥＸＣＮＴ
）７、任意設定可能で、ＴＥＮ信号の一定周期当りに許
容するＥＸ信号の発行回数を登録しである基準値レジス
タ（ＴＨＶＲＥＧ）８、ＴＥＮ信号が発行された時に起
動信号カウント回路７と基準値レジスタ８の値を比較し
、起動信号カウント回路７゛の方が大きい場合にセット
（ＳＥＴ）信号を発し、また小さい場合にリセット（Ｒ
ＥＳ）信号を発する起動回数比較回路（ＥＸＣＭＰ）９
、および、ＳＥＴ信号によりセットされ、ＲＥＳ信号に
よりリセットされて、過負荷信号（ＯＶＬ）を発する過
負荷レジスタ（過負荷ＦＦ）１０より成る。ここで、Ｔ
ＥＮ信号による起動信号カウント回路７のクリアは、起
動回数比較回路９による判定が終了してから実行される
ように時間制御がなされている。
第２図は記憶装置制御部１の動作タイムチャートである
。ＯＶＬ信号は少なくともＴＥＮ信号の一周期間は一定
の値を示し、タイミング生成回路５は、○ＶＬ信号値が
１１０１１である周期では第２図（ａ）のように、メモ
リ部２の最小動作周期Ｔ ｍｃｏでＲＱ倍信号受付可能
であるようにＲＥＳＢＳＹ信号を発行する。一方、ＯＶ
Ｌ信号値が１１１１１である周期では第２図（ｂ）のよ
うに、上記ＴｍｃＯの２倍（２倍に特定するものではな
く、ＴｍｃＯより大であることが本質である）のＴｍｃ
ｌでＲＱ倍信号受付可能であるようＴＤだけ遅＜ＲＥＳ
ＢＳＹ信号を発行する。
。ＯＶＬ信号は少なくともＴＥＮ信号の一周期間は一定
の値を示し、タイミング生成回路５は、○ＶＬ信号値が
１１０１１である周期では第２図（ａ）のように、メモ
リ部２の最小動作周期Ｔ ｍｃｏでＲＱ倍信号受付可能
であるようにＲＥＳＢＳＹ信号を発行する。一方、ＯＶ
Ｌ信号値が１１１１１である周期では第２図（ｂ）のよ
うに、上記ＴｍｃＯの２倍（２倍に特定するものではな
く、ＴｍｃＯより大であることが本質である）のＴｍｃ
ｌでＲＱ倍信号受付可能であるようＴＤだけ遅＜ＲＥＳ
ＢＳＹ信号を発行する。
以下、第２図を参照して第１図の動作例を説明する。
ＯＶＬ信号値が’ｏ”ｔ’、第２図（ｂ） の状態であ
る第１の周期終了（ＴＥＮ信号発行）時点で起動信号カ
ウント回路７の値（すなわち、メモリ部２の動作回数）
が基準値レジスタ８の値より大きかった場合（たとえば
、基準値レジスタ８が最大発行可能回数の７０％の回数
値、起動信号カウント回路７が９０％の回数値）、一定
周期当りの動作回数に依存して自己発熱が大となるメモ
リ部２の自己発熱は許容値を越えたと判断され、起動回
数比較回路９のＳＥＴ信号により過負荷レジスタ１０が
セットされ、ＯＶＬ信号値は“１′″となる。この結果
、次の第２の周期では、タイミング生成回路５でＥＸ信
号によりＯＶＬ信号値“１″がサンプリングされ、第２
図（ｂ）の状態でメモリ部２の起動が可能となる。この
状態では、メモリ部２はＴｍｃｌの周期でしか動作でき
ないため、最大でも最大発行可能回数の５０％の回数だ
けしかメモリ部２は動作せず、メモリ部２の自己発熱は
許容値を下回ったと判断され、起動回数比較回路９のＲ
ＥＳ信号により過負荷レジスタ１０がリセットされ、Ｏ
ＶＬ信号値は“ＯＩＩとなる。第３の周期では、ＥＸ信
号によりＯＶＬ信号値１１０”がサンプリングされ、第
２図（ａ）の状態でメモリ部２の起動が可能となる（こ
の状態ではメモリ部２は再びＴ ｍｃＯの周期で動作可
能）、さらに、この第３の周期終了時点で起動信号カウ
ント回路７の値が基準値レジスタ８の値を越えれば、第
２の周期と同様の状態に至り、越えなければ、第３の周
期の状態が継続する。
る第１の周期終了（ＴＥＮ信号発行）時点で起動信号カ
ウント回路７の値（すなわち、メモリ部２の動作回数）
が基準値レジスタ８の値より大きかった場合（たとえば
、基準値レジスタ８が最大発行可能回数の７０％の回数
値、起動信号カウント回路７が９０％の回数値）、一定
周期当りの動作回数に依存して自己発熱が大となるメモ
リ部２の自己発熱は許容値を越えたと判断され、起動回
数比較回路９のＳＥＴ信号により過負荷レジスタ１０が
セットされ、ＯＶＬ信号値は“１′″となる。この結果
、次の第２の周期では、タイミング生成回路５でＥＸ信
号によりＯＶＬ信号値“１″がサンプリングされ、第２
図（ｂ）の状態でメモリ部２の起動が可能となる。この
状態では、メモリ部２はＴｍｃｌの周期でしか動作でき
ないため、最大でも最大発行可能回数の５０％の回数だ
けしかメモリ部２は動作せず、メモリ部２の自己発熱は
許容値を下回ったと判断され、起動回数比較回路９のＲ
ＥＳ信号により過負荷レジスタ１０がリセットされ、Ｏ
ＶＬ信号値は“ＯＩＩとなる。第３の周期では、ＥＸ信
号によりＯＶＬ信号値１１０”がサンプリングされ、第
２図（ａ）の状態でメモリ部２の起動が可能となる（こ
の状態ではメモリ部２は再びＴ ｍｃＯの周期で動作可
能）、さらに、この第３の周期終了時点で起動信号カウ
ント回路７の値が基準値レジスタ８の値を越えれば、第
２の周期と同様の状態に至り、越えなければ、第３の周
期の状態が継続する。
以上の様にして、タイマ回路６による一定周期当りのメ
モリ部２の動作回数は、最悪でも基準値以上と基準値以
下を繰り返すため、基準値レジスタ８およびＴｍｃＯに
対するＴｍｃｌの適切な設定により、メモリ部２の最大
自己発熱を制御できる。なお、一般には、基準値オーバ
が発生する状態が稀であるように設定されるし、また、
当該記憶装置がシステムに組入れられた場合ではメモリ
部２の使用率が１００％近くに達することはほとんどな
く、第２図（ｂ）の状態で当該記憶装置のスループット
が一時的に低下することは大きな問題とならない。
モリ部２の動作回数は、最悪でも基準値以上と基準値以
下を繰り返すため、基準値レジスタ８およびＴｍｃＯに
対するＴｍｃｌの適切な設定により、メモリ部２の最大
自己発熱を制御できる。なお、一般には、基準値オーバ
が発生する状態が稀であるように設定されるし、また、
当該記憶装置がシステムに組入れられた場合ではメモリ
部２の使用率が１００％近くに達することはほとんどな
く、第２図（ｂ）の状態で当該記憶装置のスループット
が一時的に低下することは大きな問題とならない。
かくして、当該記憶装置の設計者は、当該記憶装置が使
用率１００％時の発熱を配慮して冷却設計を行う必要が
なくなる。
用率１００％時の発熱を配慮して冷却設計を行う必要が
なくなる。
第３図は本発明の他の実施例の構成図で、特に第１図に
おける記憶装置制御部１のタイミング生成回路（ＴＧＥ
Ｎ）５の周辺部のみを示したものである。他の部分は第
１図と同様である。本実施例では、発振周期がＴｃｃＯ
の基本発振器１１の他に、発振周期が上記ＴｃｃＯの２
倍（第１図の実施例と同様に２倍に特定するものではな
い）のＴｃｃｌである低速発振器１２．及び、タイミン
グ生成回路５が発するＳＥＬ信号により、基本発振器１
１を発するＣＬＫＯ信号または低速発振器１２が発する
ＣＬＫＩ信号を選択してＣＬＫ信号を発するクロック選
択回路１３を設け、タイミング生成回路５はＥＸ信号と
ＣＬＫ信号により、ＲＡＳ、ＣＡＳ、ＷＥ他のタイミン
グを生成するようにしたものである。なお、タイミング
生成回路５はＥＸ信号でＯＶＬ信号をサンプリングして
ＳＥＬ信号を発する。
おける記憶装置制御部１のタイミング生成回路（ＴＧＥ
Ｎ）５の周辺部のみを示したものである。他の部分は第
１図と同様である。本実施例では、発振周期がＴｃｃＯ
の基本発振器１１の他に、発振周期が上記ＴｃｃＯの２
倍（第１図の実施例と同様に２倍に特定するものではな
い）のＴｃｃｌである低速発振器１２．及び、タイミン
グ生成回路５が発するＳＥＬ信号により、基本発振器１
１を発するＣＬＫＯ信号または低速発振器１２が発する
ＣＬＫＩ信号を選択してＣＬＫ信号を発するクロック選
択回路１３を設け、タイミング生成回路５はＥＸ信号と
ＣＬＫ信号により、ＲＡＳ、ＣＡＳ、ＷＥ他のタイミン
グを生成するようにしたものである。なお、タイミング
生成回路５はＥＸ信号でＯＶＬ信号をサンプリングして
ＳＥＬ信号を発する。
第４図は第３図の動作タイムチャートである。
ＯＶＬ信号値が“０″である周期ではＳＥＬ信号が０”
となり、第４図（ａ）のように、ＣＬＫ信号としてＣＬ
ＫＯ信号がタイミング生成回路５に供給され、メモリ部
２の最小動作周期ＴｍｃＯでＲＱ倍信号受付可能である
ようにＲＥＳＢＳＹ信号他が生信号間る。一方、ＯＶＬ
信号値が１”である周期ではＳＥＬ信号が１”となり、
第４図（ｂ）のように、ＣＬＫ信号としてＣＬＫＯ信号
の２倍の周期であるＣＬＫＩ信号がタイミング生成回路
５に供給され、ＲＥＳＢＳＹ信号他の生信号間が引き延
ばされるため、ＴｍｃＯより大きいＴｍｃｌの周期でＲ
Ｑ倍信号受付は可能となる。
となり、第４図（ａ）のように、ＣＬＫ信号としてＣＬ
ＫＯ信号がタイミング生成回路５に供給され、メモリ部
２の最小動作周期ＴｍｃＯでＲＱ倍信号受付可能である
ようにＲＥＳＢＳＹ信号他が生信号間る。一方、ＯＶＬ
信号値が１”である周期ではＳＥＬ信号が１”となり、
第４図（ｂ）のように、ＣＬＫ信号としてＣＬＫＯ信号
の２倍の周期であるＣＬＫＩ信号がタイミング生成回路
５に供給され、ＲＥＳＢＳＹ信号他の生信号間が引き延
ばされるため、ＴｍｃＯより大きいＴｍｃｌの周期でＲ
Ｑ倍信号受付は可能となる。
以上１本発明の一実施例を説明したが、第１図及び第２
図の実施例において、ＯＶＬ信号によるメモリ部２の動
作周期（最大発熱）の制御を行わず、当該記憶装置がシ
ステムに組入れられた場合にどの程度の使用率になるか
計測の手段として使うことも可能である。
図の実施例において、ＯＶＬ信号によるメモリ部２の動
作周期（最大発熱）の制御を行わず、当該記憶装置がシ
ステムに組入れられた場合にどの程度の使用率になるか
計測の手段として使うことも可能である。
以上の説明から明らかな如く、本発明によれば使用率（
動作率）によって装置内部の自己発熱が大きく変化する
記憶装置において、使用率が特異に高い特殊ケースを配
慮することなく冷却設計ができ、過大な冷却構造が不要
となるため、経済的な記憶装置が実現できる。また、記
憶装置システム内でどの程度の使用率で動作しているか
計測できるため、システムの性能解析に有効な手段を提
供することができる。
動作率）によって装置内部の自己発熱が大きく変化する
記憶装置において、使用率が特異に高い特殊ケースを配
慮することなく冷却設計ができ、過大な冷却構造が不要
となるため、経済的な記憶装置が実現できる。また、記
憶装置システム内でどの程度の使用率で動作しているか
計測できるため、システムの性能解析に有効な手段を提
供することができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の記憶装置制御部の動作を示すタイムチャート、第３
図は本発明の他の実施例のブロック図、第４図は第３図
の記憶装置制御部の動作を示すタイムチャートである。 １・・・記憶装置制御部、 ２・・・メモリ部、３・・
・過負荷検出部、 ４・・・リクエスト受付回路、５・
・・タイミング生成回路、 ６・・・タイマ回路、７
・・・起動信号カウント回路、 ８・・・基準値レジスタ、 ９・・・起動回数比較回路
、１０・・・過負荷レジスタ。 第 ■ 図 第３図 第２図 （α） ＱＶＬ ？’Ｏ’のビー又
図の記憶装置制御部の動作を示すタイムチャート、第３
図は本発明の他の実施例のブロック図、第４図は第３図
の記憶装置制御部の動作を示すタイムチャートである。 １・・・記憶装置制御部、 ２・・・メモリ部、３・・
・過負荷検出部、 ４・・・リクエスト受付回路、５・
・・タイミング生成回路、 ６・・・タイマ回路、７
・・・起動信号カウント回路、 ８・・・基準値レジスタ、 ９・・・起動回数比較回路
、１０・・・過負荷レジスタ。 第 ■ 図 第３図 第２図 （α） ＱＶＬ ？’Ｏ’のビー又
Claims (1)
- （１）メモリ制御部とメモリ部からなる記憶装置におい
て、メモリ制御部は、一定周期毎にメモリ部を起動する
回数をカウントし、該カウント値に基づき、次の周期で
のメモリ部の最小動作可能周期を可変とすることを特徴
とする記憶装置の動作制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152343A JPH0319052A (ja) | 1989-06-16 | 1989-06-16 | 記憶装置の動作制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152343A JPH0319052A (ja) | 1989-06-16 | 1989-06-16 | 記憶装置の動作制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319052A true JPH0319052A (ja) | 1991-01-28 |
Family
ID=15538467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152343A Pending JPH0319052A (ja) | 1989-06-16 | 1989-06-16 | 記憶装置の動作制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002189628A (ja) * | 2000-09-29 | 2002-07-05 | Intel Corp | メモリー素子の電力管理方法および装置 |
| WO2023171474A1 (ja) * | 2022-03-08 | 2023-09-14 | ソニーセミコンダクタソリューションズ株式会社 | メモリコントローラおよびメモリ制御方法 |
-
1989
- 1989-06-16 JP JP1152343A patent/JPH0319052A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002189628A (ja) * | 2000-09-29 | 2002-07-05 | Intel Corp | メモリー素子の電力管理方法および装置 |
| US6772352B1 (en) * | 2000-09-29 | 2004-08-03 | Intel Corporation | Method and apparatus for reducing the rate of commands being issued if the rate exceeds a threshold which is based upon a temperature curve |
| WO2023171474A1 (ja) * | 2022-03-08 | 2023-09-14 | ソニーセミコンダクタソリューションズ株式会社 | メモリコントローラおよびメモリ制御方法 |
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