JPH0319233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0319233A JPH0319233A JP1153433A JP15343389A JPH0319233A JP H0319233 A JPH0319233 A JP H0319233A JP 1153433 A JP1153433 A JP 1153433A JP 15343389 A JP15343389 A JP 15343389A JP H0319233 A JPH0319233 A JP H0319233A
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 10
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はパイポーラトランジスタの微細化・高速化を図
った半導体装置の製造方法に関する。
った半導体装置の製造方法に関する。
従来の技術
従来の技術によるＮＰＮ｝ランジスタの製造方法の一例
を第２図ａ ｗ ｄに示す。
を第２図ａ ｗ ｄに示す。
１ず第２図ａに示すように、Ｐ型シリコン基板１６の表
面にＮ型埋込みコレクタ層１７を形成した後、Ｎ型エピ
タキシャル層１８を戒長ずる。次に素子分離ＬＯＣＯＳ
膜１９およびＰ型ベース層２０をＮ型エピタキシャル層
１８の表面に形成した後、Ｐ＋ポリシリコン２１と続い
てＣＶＤ酸化膜２２を全面に或長ずる。
面にＮ型埋込みコレクタ層１７を形成した後、Ｎ型エピ
タキシャル層１８を戒長ずる。次に素子分離ＬＯＣＯＳ
膜１９およびＰ型ベース層２０をＮ型エピタキシャル層
１８の表面に形成した後、Ｐ＋ポリシリコン２１と続い
てＣＶＤ酸化膜２２を全面に或長ずる。
次に第２図ｂに示すように、ＣＶＤ酸化膜２２と続いて
Ｐ＋ポリシリコン２１をフォトリングラフィによるレジ
ストをマスクに選択的にエッチング除去し、エビタキシ
ャノレ層表面の真性ベース領域２３を露出させる。
Ｐ＋ポリシリコン２１をフォトリングラフィによるレジ
ストをマスクに選択的にエッチング除去し、エビタキシ
ャノレ層表面の真性ベース領域２３を露出させる。
さらに第２図Ｃのように、ＣＶＤ酸化膜を全面に戊長じ
た後異方性エッチングによシサイドウオー）Ｖ２４およ
びエミッタ引出し部開口２６を形戊する。その後熱処理
によりＰ＋ポリシリコン２１から不純物をＮ型エビタキ
シャル層１８に導入し、Ｐ型外部ベース層２６を形戒す
る。
た後異方性エッチングによシサイドウオー）Ｖ２４およ
びエミッタ引出し部開口２６を形戊する。その後熱処理
によりＰ＋ポリシリコン２１から不純物をＮ型エビタキ
シャル層１８に導入し、Ｐ型外部ベース層２６を形戒す
る。
最後に第２図ｄに示されるように、Ｎ＋ポリシリコン２
７を成長し、フォトリングヲフィによるレジストをマス
クに選択的にエッチング除去しエミッタ電極を形成した
後、熱処理によシエミッタ引出し部開口２６を通してＮ
＋ポリシリコン２７から不純物を導入し、Ｎ型エミッタ
層２８を形成する。
７を成長し、フォトリングヲフィによるレジストをマス
クに選択的にエッチング除去しエミッタ電極を形成した
後、熱処理によシエミッタ引出し部開口２６を通してＮ
＋ポリシリコン２７から不純物を導入し、Ｎ型エミッタ
層２８を形成する。
以上のような半導体装置の製造方法によると、外部ベー
ス領域，エミッタ領域．ベース電極引出し部，エミッタ
電極引出し部をすべて自己整合的に形成することができ
、バイポーラトランジスタの微細化・高速化を図ること
ができる。
ス領域，エミッタ領域．ベース電極引出し部，エミッタ
電極引出し部をすべて自己整合的に形成することができ
、バイポーラトランジスタの微細化・高速化を図ること
ができる。
発明が解決しようとする課題
上記従来の技術の製造方法では、ベース引出し電極とな
るＰ ボリシリコンを選択的にエッチング除去し、エビ
タキシャｐ層表面部の真性ベース領域を露出させる際に
、ポリシリコンの下地がシμ層表面に誘起し、結晶欠陥
の原因となる。そして結晶欠陥は各接合のリークを引き
起こし、トランジスタの特性を劣化させる。
るＰ ボリシリコンを選択的にエッチング除去し、エビ
タキシャｐ層表面部の真性ベース領域を露出させる際に
、ポリシリコンの下地がシμ層表面に誘起し、結晶欠陥
の原因となる。そして結晶欠陥は各接合のリークを引き
起こし、トランジスタの特性を劣化させる。
本発明はこの問題を解決出来る製造方法を提供せんとす
るものである。
るものである。
課題を解決するための手段
本発明では、エビタキンヤル層表面部の真性ベース領域
が露出するようにベース電極となるＰ＋ポリシリコンを
選択的にエッチング除去した後、露出した真性ベース領
域の表面を酸化し酸化膜を形成し、さらにこの酸化膜を
エッチング除去する。
が露出するようにベース電極となるＰ＋ポリシリコンを
選択的にエッチング除去した後、露出した真性ベース領
域の表面を酸化し酸化膜を形成し、さらにこの酸化膜を
エッチング除去する。
作 用
本発明の半導体装置の製造方法によると、エビタキシャ
ｐ層表面部の真性ベース領域を露出させる際に表面部に
誘起されたダメージや結晶欠陥を犠牲酸化によ９取９除
〈ことができる。
ｐ層表面部の真性ベース領域を露出させる際に表面部に
誘起されたダメージや結晶欠陥を犠牲酸化によ９取９除
〈ことができる。
実施例
第１図ａｘｄに本発明の実施例を工程順の断面図で示し
たものである。
たものである。
まず第１図ａに示すように、Ｐ型シリコン基板１の表面
にＮ型埋込みコレクタ層２を形戊した後、Ｎ型エピタキ
シャル層３を成長する。次に素子分離ＬＯＧＯＳ膜４か
よびＰ型ベース層５をＮ型エピタキシャル層３の表面に
形成した後、Ｐ＋ポリシリコン６と続いてＣＶＤ酸化膜
７を全面に或長ずる。
にＮ型埋込みコレクタ層２を形戊した後、Ｎ型エピタキ
シャル層３を成長する。次に素子分離ＬＯＧＯＳ膜４か
よびＰ型ベース層５をＮ型エピタキシャル層３の表面に
形成した後、Ｐ＋ポリシリコン６と続いてＣＶＤ酸化膜
７を全面に或長ずる。
次に第１図ｂに示すように、ＣＶＤ酸化膜７と続いてＰ
＋ポリシリコン６をフォトリソグラフィによるレジスト
をマスクに選択的にエッチング除去し、エビタキシャル
層表面の真性ベース領域８を露出させる。その後露出し
た真性ベース領域８の表面およびＰ＋ポリシリコン６０
ＩＩ壁ヲ２０〜５ ０ ｎｍ程度酸化し酸化膜９，１０
を形戒する。
＋ポリシリコン６をフォトリソグラフィによるレジスト
をマスクに選択的にエッチング除去し、エビタキシャル
層表面の真性ベース領域８を露出させる。その後露出し
た真性ベース領域８の表面およびＰ＋ポリシリコン６０
ＩＩ壁ヲ２０〜５ ０ ｎｍ程度酸化し酸化膜９，１０
を形戒する。
この酸化の際の熱処理によりＰ＋ポリシリコン６から不
純物をＮ型エピタキシャル層３に導入し、Ｐ型外部ベー
ス層１１を形成する。
純物をＮ型エピタキシャル層３に導入し、Ｐ型外部ベー
ス層１１を形成する。
さらに第１図Ｃのように、熱酸化膜９，１０をエッチン
グ除去した後、ＣＶＤ酸化膜を全面に成長し異方性エッ
チングによシサイドウオー／Ｌ’１２かよびエミッタ引
出し部開口１３を形戊する。
グ除去した後、ＣＶＤ酸化膜を全面に成長し異方性エッ
チングによシサイドウオー／Ｌ’１２かよびエミッタ引
出し部開口１３を形戊する。
最後に第１図ｄに示されるように、Ｎ＋ポリシリコン１
４を或長し、フォトリングラフィによるレジストをマス
クに選択的にエッチング除去しエミッタ電極を形成した
後、熱処理によシエミッタ引出し部開口１３を通してＮ
ポリシリコン１４から不純物を導入し、Ｎ型エミッタ
層１５を形成する。
４を或長し、フォトリングラフィによるレジストをマス
クに選択的にエッチング除去しエミッタ電極を形成した
後、熱処理によシエミッタ引出し部開口１３を通してＮ
ポリシリコン１４から不純物を導入し、Ｎ型エミッタ
層１５を形成する。
発明の効果
以上説明したように本発明の半導体装置の製造方法によ
れば、エビタキシャル層表面部の真性ベース領域を露出
させる際に表面部に誘起されたダメージや結晶欠陥を犠
牲酸化により取り除き、結晶欠陥に伴う各接合のリーク
電流を抑えることができる。
れば、エビタキシャル層表面部の真性ベース領域を露出
させる際に表面部に誘起されたダメージや結晶欠陥を犠
牲酸化により取り除き、結晶欠陥に伴う各接合のリーク
電流を抑えることができる。
第１図ａ − ｄは本発明の実施例に係るＮＰＮ｝ラン
ジスタの工程断面図、第２図ａ ｗ ｄは従来例の工程
断面図である。 ４・・・・・・素子分離ＬＯＧＯＳ膜、６・・・・・・
Ｐ型べ−ヌ層、６・・・・・・Ｐ＋ポリシリコン、７・
・・・・・ＣＶＤ酸化膜、８・・・・・・真性ベース領
域、９，１０・・・・・・熱酸化膜、１１・・・・・・
Ｐ型外部ベース層、１２・・・・・・ＣＶＤ酸化膜サイ
ドウオーｐ、１３・・・・・・エミッタ引出し部開口、
１４・・・・・・Ｎ ポリシリコン、１６・・・・・・
Ｎ型エミッタ層、２１・・・・・・Ｐ ポリシリコン、
２３・・・・・・真性ベース領域、２４・・・・・・Ｃ
ＶＤ酸化膜サイドウオール、２５・・・・・・エミッタ
引出し部開口、２６・・・・・・Ｐ型外部ベース層。
ジスタの工程断面図、第２図ａ ｗ ｄは従来例の工程
断面図である。 ４・・・・・・素子分離ＬＯＧＯＳ膜、６・・・・・・
Ｐ型べ−ヌ層、６・・・・・・Ｐ＋ポリシリコン、７・
・・・・・ＣＶＤ酸化膜、８・・・・・・真性ベース領
域、９，１０・・・・・・熱酸化膜、１１・・・・・・
Ｐ型外部ベース層、１２・・・・・・ＣＶＤ酸化膜サイ
ドウオーｐ、１３・・・・・・エミッタ引出し部開口、
１４・・・・・・Ｎ ポリシリコン、１６・・・・・・
Ｎ型エミッタ層、２１・・・・・・Ｐ ポリシリコン、
２３・・・・・・真性ベース領域、２４・・・・・・Ｃ
ＶＤ酸化膜サイドウオール、２５・・・・・・エミッタ
引出し部開口、２６・・・・・・Ｐ型外部ベース層。
Claims (1)
- 半導体基板の表面部に形成された真性ベース領域を取り
囲む外部ベース領域の外縁部上から、前記基板外縁部に
延びる基板上の絶縁膜を介し前記外部ベース領域上から
前記基板外縁部に延びるベース引出し電極の形成におい
て、前記半導体基板上全面に半導体膜を成長する工程と
、前記半導体基板表面部の真性ベース領域が露出するよ
うに前記半導体膜を選択的にエッチング除去し前記ベー
ス引出し電極を形成する工程と、前記真性ベース領域の
半導体基板表面を酸化し酸化膜を形成する工程と、前記
酸化膜をエッチング除去する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153433A JP2523877B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153433A JP2523877B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319233A true JPH0319233A (ja) | 1991-01-28 |
| JP2523877B2 JP2523877B2 (ja) | 1996-08-14 |
Family
ID=15562414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153433A Expired - Fee Related JP2523877B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523877B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128063A (en) * | 1981-01-30 | 1982-08-09 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6428959A (en) * | 1987-07-24 | 1989-01-31 | Sony Corp | Manufacture of bipolar transistor |
-
1989
- 1989-06-15 JP JP1153433A patent/JP2523877B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128063A (en) * | 1981-01-30 | 1982-08-09 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6428959A (en) * | 1987-07-24 | 1989-01-31 | Sony Corp | Manufacture of bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2523877B2 (ja) | 1996-08-14 |
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Legal Events
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|---|---|---|---|
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