JPH06120332A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06120332A JPH06120332A JP26335992A JP26335992A JPH06120332A JP H06120332 A JPH06120332 A JP H06120332A JP 26335992 A JP26335992 A JP 26335992A JP 26335992 A JP26335992 A JP 26335992A JP H06120332 A JPH06120332 A JP H06120332A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- oxide film
- element isolation
- silicon oxide
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 19
- 229910052710 silicon Inorganic materials 0.000 abstract description 19
- 239000010703 silicon Substances 0.000 abstract description 19
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- -1 silica nitride Chemical class 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】酸化膜間に選択的にエピタキシャル成長する素
子分離技術は、製造工程が長く難しい上、素子分離用に
設けた酸化膜がエピタキシャル成長時の高温でシリコン
と反応して結晶欠陥を発生させ、接合リークなどの問題
を起こす。この問題を解決する事を目的としている。 【構成】シリコン基板１上に設けられた素子分離用のＣ
ＶＤ酸化膜４をトランジスタが形成される活性化領域の
み除去し、前記素子分離用の酸化シリコン膜の底面及び
側面に窒化シリコ膜３，３Ａを設け、シリコ表面を露出
した後に、選択的にシリコンをエピタキシャル成長す
る。この事によりエピタキシャル成長時の高温でも素子
分離用の酸化膜とシリコンの反応を窒化膜により防止出
来るため接合リークなどの問題が解決できる。
子分離技術は、製造工程が長く難しい上、素子分離用に
設けた酸化膜がエピタキシャル成長時の高温でシリコン
と反応して結晶欠陥を発生させ、接合リークなどの問題
を起こす。この問題を解決する事を目的としている。 【構成】シリコン基板１上に設けられた素子分離用のＣ
ＶＤ酸化膜４をトランジスタが形成される活性化領域の
み除去し、前記素子分離用の酸化シリコン膜の底面及び
側面に窒化シリコ膜３，３Ａを設け、シリコ表面を露出
した後に、選択的にシリコンをエピタキシャル成長す
る。この事によりエピタキシャル成長時の高温でも素子
分離用の酸化膜とシリコンの反応を窒化膜により防止出
来るため接合リークなどの問題が解決できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
酸化シリコン膜を素子分離に用いる半導体装置に関す
る。
酸化シリコン膜を素子分離に用いる半導体装置に関す
る。
【０００２】
【従来の技術】素子分離に酸化シリコン膜を用いる従来
の半導体装置について図面を用いて製造方法と共に説明
する。
の半導体装置について図面を用いて製造方法と共に説明
する。
【０００３】まず図２（ａ）に示すように、Ｐ型のシリ
コン基板１を熱酸化する事により厚さ１μｍ程度の酸化
シリコン膜２Ａを成長させたのちパターニングし、素子
を形成する部分のみ酸化シリコン膜２Ａを除去する。次
に図２（ｂ）に示すように、素子形成領域に厚さ１μｍ
程度のエピタキシャル層５Ａを選択的に形成する。
コン基板１を熱酸化する事により厚さ１μｍ程度の酸化
シリコン膜２Ａを成長させたのちパターニングし、素子
を形成する部分のみ酸化シリコン膜２Ａを除去する。次
に図２（ｂ）に示すように、素子形成領域に厚さ１μｍ
程度のエピタキシャル層５Ａを選択的に形成する。
【０００４】次に図２（ｃ）に示すように、素子分離さ
れたシリコン基板１にＰチャンネルトランジスタを形成
するためのＮウェル領域６を形成する。最後に図２
（ｄ）に示すように、素子分離されたシリコン基板にゲ
ート電極８，ソース・ドレイン７，層間絶縁膜９，アル
ミ配線１０等を形成し、Ｎ，Ｐ型デバイスを形成する。
れたシリコン基板１にＰチャンネルトランジスタを形成
するためのＮウェル領域６を形成する。最後に図２
（ｄ）に示すように、素子分離されたシリコン基板にゲ
ート電極８，ソース・ドレイン７，層間絶縁膜９，アル
ミ配線１０等を形成し、Ｎ，Ｐ型デバイスを形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の酸化シ
リコン膜を素子分離に用いる半導体装置では、製造工程
が長くて複雑な上、エピタキシャル成長時の高温により
（１０００〜１３００℃）素子分離用の酸化シリコン膜
とエピタキシャル層のシリコンが高温で反応して界面の
成長層側に結晶欠陥を生み、接合リーク電流などの特性
を悪化させ、半導体装置の信頼性及び歩留りを低下させ
るという問題がある。
リコン膜を素子分離に用いる半導体装置では、製造工程
が長くて複雑な上、エピタキシャル成長時の高温により
（１０００〜１３００℃）素子分離用の酸化シリコン膜
とエピタキシャル層のシリコンが高温で反応して界面の
成長層側に結晶欠陥を生み、接合リーク電流などの特性
を悪化させ、半導体装置の信頼性及び歩留りを低下させ
るという問題がある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された酸化シリコン膜を素子分離に
使用する半導体装置において、前記素子分離用の酸化シ
リコン膜は底面および側面が窒化シリコン膜で覆われて
いるものである。
半導体基板上に形成された酸化シリコン膜を素子分離に
使用する半導体装置において、前記素子分離用の酸化シ
リコン膜は底面および側面が窒化シリコン膜で覆われて
いるものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｅ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
る。図１（ａ）〜（ｅ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
【０００８】まず図１（ａ）に示すように、Ｐ型のシリ
コン基板１を熱酸化し厚さ３０ｎｍの酸化シリコン膜２
を全面に成長させ、その上にＣＶＤ法により窒化シリコ
ン膜３を３０ｎｍ成長させ、次でその上にＣＶＤ法によ
る酸化シリコン膜（ＣＶＤ酸化膜）４を厚さ１．０μｍ
成長させる。次に拡散層を形成する部分のみＣＶＤ酸化
膜４を除去するため、ホトレジスト膜１１を塗布しパタ
ーンニングを行う。
コン基板１を熱酸化し厚さ３０ｎｍの酸化シリコン膜２
を全面に成長させ、その上にＣＶＤ法により窒化シリコ
ン膜３を３０ｎｍ成長させ、次でその上にＣＶＤ法によ
る酸化シリコン膜（ＣＶＤ酸化膜）４を厚さ１．０μｍ
成長させる。次に拡散層を形成する部分のみＣＶＤ酸化
膜４を除去するため、ホトレジスト膜１１を塗布しパタ
ーンニングを行う。
【０００９】次に図１（ｂ）に示すように、異方性のド
ライエッチングにより拡散層形成領域のみのＣＶＤ酸化
膜４を除去する。このとき酸化膜４の下面の窒化シリコ
ン膜３がマスクになって窒化シリコン膜３の下面の酸化
シリコン膜２及び、その下面のシリコン基板１を保護し
ている。次に窒化シリコン膜３をウエットエッチングで
除去した後、再度ＬＰＣＶＤ法にて窒化シリコン膜３Ａ
を３０ｎｍ成長させる。
ライエッチングにより拡散層形成領域のみのＣＶＤ酸化
膜４を除去する。このとき酸化膜４の下面の窒化シリコ
ン膜３がマスクになって窒化シリコン膜３の下面の酸化
シリコン膜２及び、その下面のシリコン基板１を保護し
ている。次に窒化シリコン膜３をウエットエッチングで
除去した後、再度ＬＰＣＶＤ法にて窒化シリコン膜３Ａ
を３０ｎｍ成長させる。
【００１０】次に図１（ｃ）に示すように、成長させた
窒化シリコン膜３Ａを異方性のドライエッチングで除去
し、素子分離用の酸化膜４の周辺に厚さ３０ｎｍの窒化
シリコン膜３Ａをサイドウオールとして残す。次に拡散
層形成領域の酸化シリコン膜２をウエットエッチングに
て除去し、シリコン表面を露出させる。
窒化シリコン膜３Ａを異方性のドライエッチングで除去
し、素子分離用の酸化膜４の周辺に厚さ３０ｎｍの窒化
シリコン膜３Ａをサイドウオールとして残す。次に拡散
層形成領域の酸化シリコン膜２をウエットエッチングに
て除去し、シリコン表面を露出させる。
【００１１】次に図１（ｄ）に示すように、厚さ１μｍ
程度のシリコンのエピタキシャル層５を選択的に成長さ
せる事により素子分離が完成する。
程度のシリコンのエピタキシャル層５を選択的に成長さ
せる事により素子分離が完成する。
【００１２】次に図１（ｅ）に示すように、ホトレジス
ト膜をマクスとしリンを加速エネルギー１５０Ｋｅｖ，
ドーズ１．０×１０13コ／ｃｍ2 イオン注入し、１２０
０℃のＮ2 −Ｏ2 雰囲気内で８ｈアニールし、Ｎウエル
領域６を形成する。最後にシリコン基板にゲート電極
８，ソース・ドレイン７，層間絶縁膜９，アルミ配線１
０等を形成し、Ｎ，Ｐ型各デバイスを形成する。このよ
うに構成された本実施例によれば、窒化シリコン膜が素
子分離の酸化シリコン膜周辺にサイドウオールとして形
成されているため、エピタキシャル成長時の高温での酸
化シリコン膜とシリコンとの反応による界面形状の異常
を簡単に防止出来る。
ト膜をマクスとしリンを加速エネルギー１５０Ｋｅｖ，
ドーズ１．０×１０13コ／ｃｍ2 イオン注入し、１２０
０℃のＮ2 −Ｏ2 雰囲気内で８ｈアニールし、Ｎウエル
領域６を形成する。最後にシリコン基板にゲート電極
８，ソース・ドレイン７，層間絶縁膜９，アルミ配線１
０等を形成し、Ｎ，Ｐ型各デバイスを形成する。このよ
うに構成された本実施例によれば、窒化シリコン膜が素
子分離の酸化シリコン膜周辺にサイドウオールとして形
成されているため、エピタキシャル成長時の高温での酸
化シリコン膜とシリコンとの反応による界面形状の異常
を簡単に防止出来る。
【００１３】
【発明の効果】以上説明したように本発明は、素子分離
用の酸化シリコン膜の底面と側面に窒化シリコン膜を設
ける構造としているため、エピタキシャル成長時、酸化
シリコン膜とシリコンの反応を防止できる。このため、
素子分離用の酸化シリコン膜の形状異常及び接合リーク
電流特性の悪化を防止出来、半導体装置の信頼性及び歩
留りを向上させることができる。
用の酸化シリコン膜の底面と側面に窒化シリコン膜を設
ける構造としているため、エピタキシャル成長時、酸化
シリコン膜とシリコンの反応を防止できる。このため、
素子分離用の酸化シリコン膜の形状異常及び接合リーク
電流特性の悪化を防止出来、半導体装置の信頼性及び歩
留りを向上させることができる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体装置の一例を説明するための半導
体チップの断面図。
体チップの断面図。
１ シリコ基板 ２，２Ａ 酸化シリコン膜 ３ 窒化シリコン膜 ４ ＣＶＤ酸化膜 ５，５Ａ エピタキシャル層 ６ Ｎウエル領域 ７ ソース・ドレイン ８ ゲート電極 ９ 層間絶縁膜 １０ アルミ配線 １１ ホトレジスト膜
Claims (1)
- 【請求項１】 半導体基板上に形成された酸化シリコン
膜を素子分離に使用する半導体装置において、前記素子
分離用の酸化シリコン膜は底面および側面が窒化シリコ
ン膜で覆われていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26335992A JPH06120332A (ja) | 1992-10-01 | 1992-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26335992A JPH06120332A (ja) | 1992-10-01 | 1992-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120332A true JPH06120332A (ja) | 1994-04-28 |
Family
ID=17388394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26335992A Pending JPH06120332A (ja) | 1992-10-01 | 1992-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120332A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707099B2 (en) | 2002-01-07 | 2004-03-16 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| KR100444313B1 (ko) * | 1997-06-28 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US7470603B2 (en) | 2006-07-12 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having laser-formed single crystalline active structures |
-
1992
- 1992-10-01 JP JP26335992A patent/JPH06120332A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444313B1 (ko) * | 1997-06-28 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US6707099B2 (en) | 2002-01-07 | 2004-03-16 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7470603B2 (en) | 2006-07-12 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having laser-formed single crystalline active structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4202563B2 (ja) | 半導体装置 | |
| US4755481A (en) | Method of making a silicon-on-insulator transistor | |
| KR100481868B1 (ko) | 누설전류를 방지하는 소자 분리 구조를 갖는 변형된 에스오아이 기판 및 그 제조 방법 | |
| KR100197648B1 (ko) | 반도체소자의 소자분리 절연막 형성방법 | |
| KR100234408B1 (ko) | 반도체장치의 소자분리방법 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JPH06120332A (ja) | 半導体装置 | |
| JP2001156166A (ja) | 半導体装置の製造方法 | |
| US5627099A (en) | Method of manufacturing semiconductor device | |
| JP4595474B2 (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP2883242B2 (ja) | 半導体装置の製造方法 | |
| JP2630204B2 (ja) | 半導体装置の製造方法 | |
| JP2500427B2 (ja) | バイポ―ラ型半導体装置の製造方法 | |
| JP2774407B2 (ja) | 半導体装置の製造方法 | |
| JPH0837230A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3479393B2 (ja) | 半導体装置の製造方法 | |
| JPH0567634A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPS6360534B2 (ja) | ||
| JPS62291941A (ja) | 半導体装置における素子間分離方法 | |
| JPS63224363A (ja) | 半導体集積回路の製造方法 | |
| JPH08236608A (ja) | 半導体装置の製造方法 | |
| JPH01274448A (ja) | 素子分離領域の形成方法 | |
| JPS60251640A (ja) | 半導体装置およびその製造方法 | |
| JPH0722504A (ja) | 半導体素子の素子分離領域の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |