JPH03192441A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH03192441A JPH03192441A JP33135989A JP33135989A JPH03192441A JP H03192441 A JPH03192441 A JP H03192441A JP 33135989 A JP33135989 A JP 33135989A JP 33135989 A JP33135989 A JP 33135989A JP H03192441 A JPH03192441 A JP H03192441A
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- JP
- Japan
- Prior art keywords
- data
- bank
- banks
- signal
- write data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に係わり、特に複数のバンクからなる
メモリモジニールで構成される記憶装置の制御を行うメ
モリ制御回路に関する。
メモリモジニールで構成される記憶装置の制御を行うメ
モリ制御回路に関する。
一般に、記憶装置へのアクセスの要求は、連続したアド
レスに対して行われることが多い。この特性を生かすた
め、特に大・中型など高速性を１つのねらいにしている
コンビコータの記憶装置では、記憶部の構成をいくつか
のメモリモジュールに分割し、それぞれをバンクと呼ば
れる独立した論理ユニットとして制御するようになって
いる。
レスに対して行われることが多い。この特性を生かすた
め、特に大・中型など高速性を１つのねらいにしている
コンビコータの記憶装置では、記憶部の構成をいくつか
のメモリモジュールに分割し、それぞれをバンクと呼ば
れる独立した論理ユニットとして制御するようになって
いる。
そして、異なるバンクにほぼ同時に動作指令が出た場合
には、バンクは並行同時動作をするので等価的に動作速
度の向上を図ることができる。ま・た、障害が発生した
ときに故障のバンクだけを取り除いて記憶装置を再構成
することができるという長所もある。
には、バンクは並行同時動作をするので等価的に動作速
度の向上を図ることができる。ま・た、障害が発生した
ときに故障のバンクだけを取り除いて記憶装置を再構成
することができるという長所もある。
また、例えば８ビツトのマイクロプロセッサのようにア
クセス可能な論理アドレス空間が６４にバイトという狭
いものを使用する場合に、さらに大きなメモリ容量が要
求されることがある。このような場合にも、同一の論理
アドレス空間に複数のメモリモジュールをそれぞれ異な
るバンクとして割り当て、これらを切り換えることによ
り大容量のメモリとして使用する方式が採られることが
多い。
クセス可能な論理アドレス空間が６４にバイトという狭
いものを使用する場合に、さらに大きなメモリ容量が要
求されることがある。このような場合にも、同一の論理
アドレス空間に複数のメモリモジュールをそれぞれ異な
るバンクとして割り当て、これらを切り換えることによ
り大容量のメモリとして使用する方式が採られることが
多い。
従来、この種の方式を採用した記憶装置では、それぞれ
のバンクごとに書込データ線と読出データ線が設けられ
、それぞれ個別にデータの読み書きが行われるようにな
っていた。
のバンクごとに書込データ線と読出データ線が設けられ
、それぞれ個別にデータの読み書きが行われるようにな
っていた。
第４図は、バンク切換方式を用いた従来のメモリ制御装
置およびその周辺部を表わしたものである。
置およびその周辺部を表わしたものである。
この図に示すように、バンク１１（ＢＯ）、バンク１２
（Ｂ、）にそれぞれ対応して、第１１第２のメモリモジ
ュール１３．１４が設けられている。これらのメモリモ
ジュール１３．１４の読出データ端子ＲＤは、それぞれ
レジスタ１６．１７を介してシステムバスに接続され、
書込データ端子ＷＤはそれぞれレジスタ２１．２２を介
してシステムバス１８に接続されている。また、これら
のメモリモジニールのアドレス端子ＡＤＨは、いずれも
レジスタ２３を介してシステムバス１８に接続されてい
る。このレジスタ２３は、出力側をメモリモジュール１
３．１４に接続されたメモリモジュール制御部２４にも
接続されている。
（Ｂ、）にそれぞれ対応して、第１１第２のメモリモジ
ュール１３．１４が設けられている。これらのメモリモ
ジュール１３．１４の読出データ端子ＲＤは、それぞれ
レジスタ１６．１７を介してシステムバスに接続され、
書込データ端子ＷＤはそれぞれレジスタ２１．２２を介
してシステムバス１８に接続されている。また、これら
のメモリモジニールのアドレス端子ＡＤＨは、いずれも
レジスタ２３を介してシステムバス１８に接続されてい
る。このレジスタ２３は、出力側をメモリモジュール１
３．１４に接続されたメモリモジュール制御部２４にも
接続されている。
このような従来のメモリ制御装置では、それぞれのバン
クのメモリモジュールごとに書込データ線２６．２７と
読出データ線２８．２９が独立して設けられ、アドレス
信号３１の一部の信号３２を基にメモリモジニール制御
部２４で生成した各種の制御信号３３によりバンクの切
り換えが行われるようになっていた。
クのメモリモジュールごとに書込データ線２６．２７と
読出データ線２８．２９が独立して設けられ、アドレス
信号３１の一部の信号３２を基にメモリモジニール制御
部２４で生成した各種の制御信号３３によりバンクの切
り換えが行われるようになっていた。
このように、従来のメモリ制御装置では、それぞれのバ
ンクごとに書込データ線と読出データ線を設け、個別に
データの読み書きを行うようになっていたので、１バン
ク当たりのハードウェア量が多くなってしまう。特に多
数のバンクで記憶装置を構成した場合、ハードウェアの
量が極めて多くなり、信頼性が低下するという欠点があ
った。
ンクごとに書込データ線と読出データ線を設け、個別に
データの読み書きを行うようになっていたので、１バン
ク当たりのハードウェア量が多くなってしまう。特に多
数のバンクで記憶装置を構成した場合、ハードウェアの
量が極めて多くなり、信頼性が低下するという欠点があ
った。
そこで、本発明の目的は、１つのバンク当たりのハード
ウェアを削減することができるメモリ制御装置を提供す
ることにある。
ウェアを削減することができるメモリ制御装置を提供す
ることにある。
本発明では、（ｉ）記憶装置を構成する互いに独立した
メモリモジュールとして動作可能な複数のバンクの各々
に対して共通の書込データ線を有し、これらのバンクの
それぞれにデータの書き込みを行うデータ書込手段と、
（ｉｉ ）複数のバンクの各々に対して個別の読出デー
タ線を有し、これらのバンクのそれぞれからデータを読
み出すデータ読出手段と、（ｉｉｉ）データを書き込む
ためのアドレスが与えられたとき、データ書込手段に対
し、複数のバンクに順次時分割的にデータの書き込みを
行うためのタイミングを与える第１のタイミング出力手
段と、（ｉｖ）データを読み出すためのアドレスが与え
られたとき、データの読出手段に対し、複数のバンクの
すべてから同時にデータ読み出しを行うためのタイミン
グを与える第２のタイミング出力手段とをメモリ制御回
路に具備させる。
メモリモジュールとして動作可能な複数のバンクの各々
に対して共通の書込データ線を有し、これらのバンクの
それぞれにデータの書き込みを行うデータ書込手段と、
（ｉｉ ）複数のバンクの各々に対して個別の読出デー
タ線を有し、これらのバンクのそれぞれからデータを読
み出すデータ読出手段と、（ｉｉｉ）データを書き込む
ためのアドレスが与えられたとき、データ書込手段に対
し、複数のバンクに順次時分割的にデータの書き込みを
行うためのタイミングを与える第１のタイミング出力手
段と、（ｉｖ）データを読み出すためのアドレスが与え
られたとき、データの読出手段に対し、複数のバンクの
すべてから同時にデータ読み出しを行うためのタイミン
グを与える第２のタイミング出力手段とをメモリ制御回
路に具備させる。
そして、本発明では、それぞれのバンクに対してデータ
を書き込むときには共通の書込データ線により時分割制
御を行い、データを読み出すときには個別の読出データ
線により同時制御を行うこととする。
を書き込むときには共通の書込データ線により時分割制
御を行い、データを読み出すときには個別の読出データ
線により同時制御を行うこととする。
以下、実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例におけるメモリ制御装置およ
びその周辺部を表わしたものである。この図で、同一部
分には同一の符号を付し、適宜説明を省略する。
びその周辺部を表わしたものである。この図で、同一部
分には同一の符号を付し、適宜説明を省略する。
この装置では、第１１第２のメモリモジュール１３．１
４の書込データ端子ＷＤは、いずれも共通のレジスタ３
５を介してシステムバス１８に接続されている。また、
メモリモジニール制御部２４には、１／ジスタ２３から
入力されるアドレス信号の一部の信号３２のほか、メモ
リ回路内部で作られるタイミング生成信号３４が入力さ
れるようになっている。その他は、第４図の従来例と同
じ構成となっている。
４の書込データ端子ＷＤは、いずれも共通のレジスタ３
５を介してシステムバス１８に接続されている。また、
メモリモジニール制御部２４には、１／ジスタ２３から
入力されるアドレス信号の一部の信号３２のほか、メモ
リ回路内部で作られるタイミング生成信号３４が入力さ
れるようになっている。その他は、第４図の従来例と同
じ構成となっている。
次に、以上のような構成のメモリ制御装置の動作を説明
する。
する。
まず、第２図と共にデータ書き込み時の動作を説明する
。データ書き込みのサイクルになると、レジスタ３５は
システムバス１８から書込データ３６を受は取り、共通
の書込データ線２５を介してメモリモジニール１３．１
４の書込データ端子ＷＤに与える。また、レジスタ２３
は、システムバス１８からアクセスすべきアドレスを示
すアドレス信号３１を受は取り、その一部３７をメモリ
モジュール１３．１４のアト１／ス端子ＡＤＲに与える
。
。データ書き込みのサイクルになると、レジスタ３５は
システムバス１８から書込データ３６を受は取り、共通
の書込データ線２５を介してメモリモジニール１３．１
４の書込データ端子ＷＤに与える。また、レジスタ２３
は、システムバス１８からアクセスすべきアドレスを示
すアドレス信号３１を受は取り、その一部３７をメモリ
モジュール１３．１４のアト１／ス端子ＡＤＲに与える
。
一方、メモリモジュール制御部２４内の図示しないタイ
ミング生成部では、アドレス信号３１の一部の信号３２
とタイミング生成信号３４を基に各種の制御信号３８を
生成する。これらの中には、メモリモジニール１３．１
４のアドレス端子ＡＤＲに与えられたロウアドレスおよ
びカラムアドレスをラッチするための信号として、第１
、第２０ロウアドレスストローブ（ＲＡＳ） 信号３８
−１．３８−２、および第１、第２０カラムアドレスス
トローブ（ＣＡＳ）信号３８−３．３８−４が含まれて
いる。これらの信号のうち第１のＲＡＳ信号３８−１
（第２図ａ）と第１のＣＡＳ信号３８−３（同図Ｃ）が
共にアクティブ１”のときには、バンクＢｏ のメモリ
モジュール１３が選択されてアクセスが行われる。また
、”］！２のＲＡＳ信号３８−２ （同図ｂ）と第２の
ＣＡＳ信号３８−４（同図ｄ）が共にアクティブ１”の
ときには、バンクＢ１ のメモリモジュール１４が選択
されてアクセスが行われる。第２図に示すように、デー
タを書き込む場合にはバンクＢ０、ＢＩ のうちのいず
れか一方だけが選択され、時分割的に書き込みが行われ
る。この場合、システム場合１８から見て同一の論理ア
ドレスに対して、データ書き込みが行われることとなる
が、バンク切り換えの前後で書込データ２５を変化させ
ることにより、メモリモジュール１３およびメモリモジ
ュール１４の同じ物理アドレスに対して別個のデータを
書き込むことができる。
ミング生成部では、アドレス信号３１の一部の信号３２
とタイミング生成信号３４を基に各種の制御信号３８を
生成する。これらの中には、メモリモジニール１３．１
４のアドレス端子ＡＤＲに与えられたロウアドレスおよ
びカラムアドレスをラッチするための信号として、第１
、第２０ロウアドレスストローブ（ＲＡＳ） 信号３８
−１．３８−２、および第１、第２０カラムアドレスス
トローブ（ＣＡＳ）信号３８−３．３８−４が含まれて
いる。これらの信号のうち第１のＲＡＳ信号３８−１
（第２図ａ）と第１のＣＡＳ信号３８−３（同図Ｃ）が
共にアクティブ１”のときには、バンクＢｏ のメモリ
モジュール１３が選択されてアクセスが行われる。また
、”］！２のＲＡＳ信号３８−２ （同図ｂ）と第２の
ＣＡＳ信号３８−４（同図ｄ）が共にアクティブ１”の
ときには、バンクＢ１ のメモリモジュール１４が選択
されてアクセスが行われる。第２図に示すように、デー
タを書き込む場合にはバンクＢ０、ＢＩ のうちのいず
れか一方だけが選択され、時分割的に書き込みが行われ
る。この場合、システム場合１８から見て同一の論理ア
ドレスに対して、データ書き込みが行われることとなる
が、バンク切り換えの前後で書込データ２５を変化させ
ることにより、メモリモジュール１３およびメモリモジ
ュール１４の同じ物理アドレスに対して別個のデータを
書き込むことができる。
次に、第３図と共にデータ読み出し時の動作を説明する
。テ゛−タ読み出しのサイクルになると、メモリモジニ
ール制御部２４内の図示しないタイミング生成部では、
アドレス信号３１の一部の信号３２とタイミング生成信
号３４を基に、第１、第２のＲＡＳ信号３８−１．３８
−２、および第１、第２のＣＡＳ信号３８−３．３８−
４を生成し、メモリモジュール１３．１４に与える。こ
れにより、データ書き込み時と同様のバンク選択が行わ
れる。すなわち、第１のＲＡＳ信号３８−１（第３図ａ
）と第１のＣＡＳ信号３８−３（同図Ｃ）が共にアクテ
ィブ″１”のときには、ノくンクＢ０のメモリモジ一−
ル１３が選択される。また、第２のＲＡＳ信号３８−２
＜同図ｂ）と第２０ＣＡｓ信号３８−４ （同図ｄ）
が共にアクティブ“１”のときには、バンクＢ、のメモ
リモジミール１４が選択される。データを読み出す場合
には、第３図に示すように、これらのストローブ信号が
すべてアクティブ１”となるようなタイミングで与えら
れるので、メモリモジニール１３およびメモリモジュー
ル１４の双方が選択されることとなる。そして、それぞ
れのメモリモジュールの同じ物理アドレスから、それぞ
れ読出データ線２６．２７を介して同時にデータが読み
出され、それぞれレジスタ１６．１７を介してシステム
バス１８に送出されることとなる。
。テ゛−タ読み出しのサイクルになると、メモリモジニ
ール制御部２４内の図示しないタイミング生成部では、
アドレス信号３１の一部の信号３２とタイミング生成信
号３４を基に、第１、第２のＲＡＳ信号３８−１．３８
−２、および第１、第２のＣＡＳ信号３８−３．３８−
４を生成し、メモリモジュール１３．１４に与える。こ
れにより、データ書き込み時と同様のバンク選択が行わ
れる。すなわち、第１のＲＡＳ信号３８−１（第３図ａ
）と第１のＣＡＳ信号３８−３（同図Ｃ）が共にアクテ
ィブ″１”のときには、ノくンクＢ０のメモリモジ一−
ル１３が選択される。また、第２のＲＡＳ信号３８−２
＜同図ｂ）と第２０ＣＡｓ信号３８−４ （同図ｄ）
が共にアクティブ“１”のときには、バンクＢ、のメモ
リモジミール１４が選択される。データを読み出す場合
には、第３図に示すように、これらのストローブ信号が
すべてアクティブ１”となるようなタイミングで与えら
れるので、メモリモジニール１３およびメモリモジュー
ル１４の双方が選択されることとなる。そして、それぞ
れのメモリモジュールの同じ物理アドレスから、それぞ
れ読出データ線２６．２７を介して同時にデータが読み
出され、それぞれレジスタ１６．１７を介してシステム
バス１８に送出されることとなる。
このようにして、本実施例では、ＲＡＳ慣号、ＣＡＳ信
号をそれぞれ２種類ずつ生成し、この組み合わせにより
バンクの切り換えを行うこととなる。また、共通のデー
タ書込線により時分割的にデータの書き込みを行うと共
に、独立したデータ読出線により同時にデータ読み出し
を行うこととなる。
号をそれぞれ２種類ずつ生成し、この組み合わせにより
バンクの切り換えを行うこととなる。また、共通のデー
タ書込線により時分割的にデータの書き込みを行うと共
に、独立したデータ読出線により同時にデータ読み出し
を行うこととなる。
以上説明したように、本発明によればロウアドレスおよ
びカラムアドレスのストローブ信号をそれぞれ複数用意
し、これらのタイミングを調整することにより各バンク
共通の書込データ線によってデータの書き込みを行うこ
ととしたので、書込データ線のハードウェア量を削減す
ることができる。このため、基板製作時における配線の
自由度も大きくなり、信頼性が向上するという効果があ
る。
びカラムアドレスのストローブ信号をそれぞれ複数用意
し、これらのタイミングを調整することにより各バンク
共通の書込データ線によってデータの書き込みを行うこ
ととしたので、書込データ線のハードウェア量を削減す
ることができる。このため、基板製作時における配線の
自由度も大きくなり、信頼性が向上するという効果があ
る。
第１図〜第３図は本発明の一実施例を説明するためのも
ので、このうち第１図はメモリ制御装置およびその周辺
部を示すブロック図、第２図は第１図のメモリ制御装置
のデータ書き込み時の動作を説明するためのタイミング
図、第３図は第１図のメモリ制御装置のデータ読み出し
時の動作を説明するためのタイミング図、第４図は従来
のメモリ制御装置およびその周辺部を示すブロック図で
ある。 １１・・・・・・バンクＢｏ １２・・・・・・バ
ンクＢ１１３．１４・・・・・・メモリモジニール、１
８・・・・・・システムバス、 ２４・・・・・・メモリモジニール制御部。
ので、このうち第１図はメモリ制御装置およびその周辺
部を示すブロック図、第２図は第１図のメモリ制御装置
のデータ書き込み時の動作を説明するためのタイミング
図、第３図は第１図のメモリ制御装置のデータ読み出し
時の動作を説明するためのタイミング図、第４図は従来
のメモリ制御装置およびその周辺部を示すブロック図で
ある。 １１・・・・・・バンクＢｏ １２・・・・・・バ
ンクＢ１１３．１４・・・・・・メモリモジニール、１
８・・・・・・システムバス、 ２４・・・・・・メモリモジニール制御部。
Claims (1)
- 【特許請求の範囲】 記憶装置を構成する互いに独立したメモリモジュールと
して動作可能な複数のバンクの各々に対して共通の書込
データ線を有し、これらのバンクのそれぞれにデータの
書き込みを行うデータ書込手段と、 前記複数のバンクの各々に対して個別の読出データ線を
有し、これらのバンクのそれぞれからデータを読み出す
データ読出手段と、 データを書き込むためのアドレスが与えられたとき、前
記データ書込手段に対し、前記複数のバンクに順次時分
割的にデータの書き込みを行うためのタイミングを与え
る第１のタイミング出力手段と、 データを読み出すためのアドレスが与えられたとき、前
記データ読出手段に対し、前記複数のバンクのすべてか
ら同時にデータの読み出しを行うためのタイミングを与
える第２のタイミング出力手段 とを具備することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33135989A JPH03192441A (ja) | 1989-12-22 | 1989-12-22 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33135989A JPH03192441A (ja) | 1989-12-22 | 1989-12-22 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192441A true JPH03192441A (ja) | 1991-08-22 |
Family
ID=18242802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33135989A Pending JPH03192441A (ja) | 1989-12-22 | 1989-12-22 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192441A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159286A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 記憶装置の制御方式 |
| JPS60253083A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 記憶装置制御方式 |
-
1989
- 1989-12-22 JP JP33135989A patent/JPH03192441A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159286A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 記憶装置の制御方式 |
| JPS60253083A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 記憶装置制御方式 |
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