JPH0536272A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0536272A JPH0536272A JP3214381A JP21438191A JPH0536272A JP H0536272 A JPH0536272 A JP H0536272A JP 3214381 A JP3214381 A JP 3214381A JP 21438191 A JP21438191 A JP 21438191A JP H0536272 A JPH0536272 A JP H0536272A
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- JP
- Japan
- Prior art keywords
- signal
- memory
- ras
- bank
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 インタリーブ方式のメモリ装置で、バンクの
増大に従ってＲＡＳ信号の本数が増大するのを防止す
る。 【構成】 各バンク毎にＲＡＳ信号の有効無効を制御す
る制御回路５を設け、メモリコントローラより各バンク
に共通にＲＡＳ信号を印加する。この有効無効の制御信
号ＣＥを択一的にイネーブとして１つのバンクのみのＲ
ＡＳ信号を有効とすることで、ＲＡＳ信号の本数の増大
をなくしている。
増大に従ってＲＡＳ信号の本数が増大するのを防止す
る。 【構成】 各バンク毎にＲＡＳ信号の有効無効を制御す
る制御回路５を設け、メモリコントローラより各バンク
に共通にＲＡＳ信号を印加する。この有効無効の制御信
号ＣＥを択一的にイネーブとして１つのバンクのみのＲ
ＡＳ信号を有効とすることで、ＲＡＳ信号の本数の増大
をなくしている。
Description
【０００１】
【技術分野】本発明はメモリ装置に関し、特にインタリ
ーブ方式を採用したメモリ装置のメモリ制御方式に関す
るものである。
ーブ方式を採用したメモリ装置のメモリ制御方式に関す
るものである。
【０００２】
【従来技術】従来から低速の安価なメモリを利用して高
速動作を行わせる技術として、メモリを２つあるいは４
つ等の複数のメモリバンクに分割して制御するインタリ
ーブ方式が採用されている。
速動作を行わせる技術として、メモリを２つあるいは４
つ等の複数のメモリバンクに分割して制御するインタリ
ーブ方式が採用されている。
【０００３】この方式の概略構成を図３に示しており、
２つのメモリバンク０，１からなっている。そして、両
バンク０，１の各々には独立して図示せぬメモリコント
ロール部からＲＡＳ（ローアドレスストローブ）信号が
供給されている。
２つのメモリバンク０，１からなっている。そして、両
バンク０，１の各々には独立して図示せぬメモリコント
ロール部からＲＡＳ（ローアドレスストローブ）信号が
供給されている。
【０００４】図４はかかる回路構成におけるインタリー
ブ方式の動作を示すタイミングチャートである。（Ａ）
は同一バンクに対して連続してアクセスがなされる場合
のものであり、この例ではバンク０の連続アクセスが示
されている。
ブ方式の動作を示すタイミングチャートである。（Ａ）
は同一バンクに対して連続してアクセスがなされる場合
のものであり、この例ではバンク０の連続アクセスが示
されている。
【０００５】このときの連続するＲＡＳ信号（ＲＡＳ
０）の間には、同一のメモリ素子を連続してアクセスす
るために必要とされる最小限の時間間隔（リカバリタイ
ム）を図の様に予め設けておくことが要求される。尚、
ＣＡＳはカラムアドレスストローブ信号を示している。
０）の間には、同一のメモリ素子を連続してアクセスす
るために必要とされる最小限の時間間隔（リカバリタイ
ム）を図の様に予め設けておくことが要求される。尚、
ＣＡＳはカラムアドレスストローブ信号を示している。
【０００６】一方、（Ｂ）に示す様に、バンク０からバ
ンク１へと他のバンクを連続してアクセスするような場
合には、同一メモリ素子が連続してアクセスされること
はないので、次のアクセスまでは必ずリカバリタイムは
確保されることになる。
ンク１へと他のバンクを連続してアクセスするような場
合には、同一メモリ素子が連続してアクセスされること
はないので、次のアクセスまでは必ずリカバリタイムは
確保されることになる。
【０００７】この様に他のバンクへのアクセス時にはリ
カバリタイムを気にすることなく高速にメモリアクセス
を行うことができるので、メモリ素子全体を複数のバン
クに分割してＲＡＳ信号をバンク毎に発生するような構
成としているのである。
カバリタイムを気にすることなく高速にメモリアクセス
を行うことができるので、メモリ素子全体を複数のバン
クに分割してＲＡＳ信号をバンク毎に発生するような構
成としているのである。
【０００８】かかる従来のインタリーブ方式のメモリ装
置では、ＲＡＳ信号をバンク毎に設ける必要があるの
で、ＲＡＳ信号の本数がバンク数に応じて増大すること
になり、メモリコントローラ部の入出力ピンの増大を招
来するという欠点がある。
置では、ＲＡＳ信号をバンク毎に設ける必要があるの
で、ＲＡＳ信号の本数がバンク数に応じて増大すること
になり、メモリコントローラ部の入出力ピンの増大を招
来するという欠点がある。
【０００９】特に、１ＭＢ（メガバイト）の容量につい
て１本のＲＡＳ信号で制御するような場合、メモリ全体
が１６ＭＢとすると、２バンク使用のインタリーブ方式
では、３２本のＲＡＳ信号が必要となり、４バンクのイ
ンタリーブ方式では、６４本必要となる。
て１本のＲＡＳ信号で制御するような場合、メモリ全体
が１６ＭＢとすると、２バンク使用のインタリーブ方式
では、３２本のＲＡＳ信号が必要となり、４バンクのイ
ンタリーブ方式では、６４本必要となる。
【００１０】
【発明の目的】そこで、本発明はかかる従来のものの欠
点を解決すべくなされたものであって、その目的とする
ところは、メモリバンク数が増大してもＲＡＳ信号の増
大を抑えることが可能なインタリーブ方式のメモリ装置
を提供することである。
点を解決すべくなされたものであって、その目的とする
ところは、メモリバンク数が増大してもＲＡＳ信号の増
大を抑えることが可能なインタリーブ方式のメモリ装置
を提供することである。
【００１１】
【発明の構成】本発明によるインタリーブ方式のメモリ
装置は、複数のメモリバンクに共通のローアドレススト
ローブ信号を発生する手段と、前記ローアドレスストロ
ーブ信号を前記複数のメモリバンクに対して択一的に有
効とする手段とを含むことを特徴とする。
装置は、複数のメモリバンクに共通のローアドレススト
ローブ信号を発生する手段と、前記ローアドレスストロ
ーブ信号を前記複数のメモリバンクに対して択一的に有
効とする手段とを含むことを特徴とする。
【００１２】
【実施例】以下に図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１３】図１は本発明の実施例のブロック図であ
る。メモリセルアレイ９は１本のＲＡＳ信号により制御
されるものとし、アドレスバッファ７に取込まれたアド
レスＡ0 〜Ａn はロウデコード回路８及びカラムデコー
ド回路４によってデコードされてメモリセルアレイ９の
１つのメモリセルが選択される。
る。メモリセルアレイ９は１本のＲＡＳ信号により制御
されるものとし、アドレスバッファ７に取込まれたアド
レスＡ0 〜Ａn はロウデコード回路８及びカラムデコー
ド回路４によってデコードされてメモリセルアレイ９の
１つのメモリセルが選択される。
【００１４】ＲＡＳクロック発生回路１及びＣＡＳクロ
ック発生回路２はＲＡＳ信号及びＣＡＳ信号が夫々アク
ティブになったときにタイミング信号を発生してアドレ
スバッファ７に対するアドレス取込みを指示する。
ック発生回路２はＲＡＳ信号及びＣＡＳ信号が夫々アク
ティブになったときにタイミング信号を発生してアドレ
スバッファ７に対するアドレス取込みを指示する。
【００１５】メモリライト動作時には、ライトデータは
データ入出力切替回路１０を通りライトクロック発生回
路３により発生されるライトクロックによって、選択さ
れたメモリセルに書込まれる。
データ入出力切替回路１０を通りライトクロック発生回
路３により発生されるライトクロックによって、選択さ
れたメモリセルに書込まれる。
【００１６】メモリリード動作時には、ＯＥ（アウトプ
ットイネーブル）信号をアクティブとすることで、選択
されたメモリセルから読出されたデータが入出力切替回
路１０を介してデータバッファ６へ導出される。
ットイネーブル）信号をアクティブとすることで、選択
されたメモリセルから読出されたデータが入出力切替回
路１０を介してデータバッファ６へ導出される。
【００１７】ＲＡＳイネーブルチェック回路５はメモリ
コントローラ部からのＣＥ（チップイネーブル）信号に
応じてＲＡＳ信号を有効無効とするものである。このＲ
ＡＳ信号が有効であれば、上述したメモリリード、ライ
ト動作が実行され、無効であれば、ＲＡＳ信号に無関係
に動作は全く行われない。
コントローラ部からのＣＥ（チップイネーブル）信号に
応じてＲＡＳ信号を有効無効とするものである。このＲ
ＡＳ信号が有効であれば、上述したメモリリード、ライ
ト動作が実行され、無効であれば、ＲＡＳ信号に無関係
に動作は全く行われない。
【００１８】図２は２つのメモリバンクの場合に、本発
明の実施例を適用したメモリブロック図である。メモリ
コントローラ１１からは１本のＣＥ信号と両バンク０，
１に共通のＲＡＳ信号とを生成する。
明の実施例を適用したメモリブロック図である。メモリ
コントローラ１１からは１本のＣＥ信号と両バンク０，
１に共通のＲＡＳ信号とを生成する。
【００１９】本例では、１本のＲＡＳ信号により１ＭＢ
のメモリを制御するものであり、各ＭＢ単位毎に１本の
ＲＡＳ信号が設けられているが、このとき両バンクに対
してＲＡＳ信号は共通となっている。
のメモリを制御するものであり、各ＭＢ単位毎に１本の
ＲＡＳ信号が設けられているが、このとき両バンクに対
してＲＡＳ信号は共通となっている。
【００２０】そして、ＣＥ信号は直接バンク０のメモリ
へ供給され、インバータ１２によるＣＥ信号の反転信号
はバンク１のメモリへ供給されている。このＣＥ信号の
状態に応じて図１に示したＲＡＳイネーブルチェック回
路５が、対応するＲＡＳ信号を有効／無効に制御するの
である。よって、ＲＡＳ信号をバンク共通としても、Ｃ
Ｅ信号により択一的にＲＡＳ信号を有効とすることがで
きることになるのである。
へ供給され、インバータ１２によるＣＥ信号の反転信号
はバンク１のメモリへ供給されている。このＣＥ信号の
状態に応じて図１に示したＲＡＳイネーブルチェック回
路５が、対応するＲＡＳ信号を有効／無効に制御するの
である。よって、ＲＡＳ信号をバンク共通としても、Ｃ
Ｅ信号により択一的にＲＡＳ信号を有効とすることがで
きることになるのである。
【００２１】バンク数が増大してもＲＡＳ信号は全て共
通にでき、ＣＥ信号のみをそれに応じて増大すれば良い
ので、メモリコントローラ部の入出力ピンの増大は抑制
される。
通にでき、ＣＥ信号のみをそれに応じて増大すれば良い
ので、メモリコントローラ部の入出力ピンの増大は抑制
される。
【００２２】
【発明の効果】以上述べた如く、本発明によれば、ＲＡ
Ｓ信号を共通としも自メモリバンクへのＲＡＳ信号の有
効性を示すＣＥ信号をメモリコントローラに追加するこ
とで、自メモリバンクに対するＲＡＳ信号を識別するこ
とができ、よってＲＡＳ信号の本数が著しく縮小すると
言う効果がある。
Ｓ信号を共通としも自メモリバンクへのＲＡＳ信号の有
効性を示すＣＥ信号をメモリコントローラに追加するこ
とで、自メモリバンクに対するＲＡＳ信号を識別するこ
とができ、よってＲＡＳ信号の本数が著しく縮小すると
言う効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例を適用したシステムブロック図
である。
である。
【図３】従来のインタリーブ方式のメモリ装置の概略ブ
ロック図である。
ロック図である。
【図４】図３の従来のインタリーブ方式の動作を示すタ
イミングチャートである。
イミングチャートである。
０，１ メモリバンク ５ ＲＡＳイネーブルチェック回路 ９ メモリセルアレイ １１ メモリコントローラ
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のメモリバンクからなるメモリ装置
であって、前記メモリバンクに共通のローアドレススト
ローブ信号を発生する手段と、前記ローアドレスストロ
ーブ信号を前記複数のメモリバンクに対して択一的に有
効とする手段とを含むことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214381A JPH0536272A (ja) | 1991-07-31 | 1991-07-31 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214381A JPH0536272A (ja) | 1991-07-31 | 1991-07-31 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536272A true JPH0536272A (ja) | 1993-02-12 |
Family
ID=16654847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214381A Pending JPH0536272A (ja) | 1991-07-31 | 1991-07-31 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7665365B2 (en) | 2007-04-19 | 2010-02-23 | Denso Corporation | Pressure sensor and attachment structure of pressure sensor |
-
1991
- 1991-07-31 JP JP3214381A patent/JPH0536272A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7665365B2 (en) | 2007-04-19 | 2010-02-23 | Denso Corporation | Pressure sensor and attachment structure of pressure sensor |
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