JPH03192599A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH03192599A JPH03192599A JP1332021A JP33202189A JPH03192599A JP H03192599 A JPH03192599 A JP H03192599A JP 1332021 A JP1332021 A JP 1332021A JP 33202189 A JP33202189 A JP 33202189A JP H03192599 A JPH03192599 A JP H03192599A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シフトレジスタ回路に関する。
第４図は従来のシフトレジスタ回路の一例の回路図であ
る。
る。
シフトレジスタ回路３０は、回路構成が同一でかつトラ
ンスファーゲートＴ Ｇ ＋ 、 Ｔ Ｇ ２及びクロ
ックド・インバータＩ Ｃ１＋ ｒ ｃ、に供給される
クロック信号Ｓｓ、Ｓ；が逆位相の関係にある二つのラ
ッチ部１，２をカスケードに接続してラッチ部２の第１
のビット端ＴＡから第１のビット出力信号Ｓ、を出力す
るビット部３０Ａと、それと同一の回路構成でビット出
力信号Ｓ１を入力してビット端Ｔｓから第２のビット出
力信号Ｓ、を出力するビット部３０．を有している。
ンスファーゲートＴ Ｇ ＋ 、 Ｔ Ｇ ２及びクロ
ックド・インバータＩ Ｃ１＋ ｒ ｃ、に供給される
クロック信号Ｓｓ、Ｓ；が逆位相の関係にある二つのラ
ッチ部１，２をカスケードに接続してラッチ部２の第１
のビット端ＴＡから第１のビット出力信号Ｓ、を出力す
るビット部３０Ａと、それと同一の回路構成でビット出
力信号Ｓ１を入力してビット端Ｔｓから第２のビット出
力信号Ｓ、を出力するビット部３０．を有している。
ラッチ部１は入力信号Ｓ、を入力端に受け、ゲートにク
ロック信号Ｓφ、Ｓ；を入力してトランスファー信号Ｓ
Ｔをインバータ■１とクロックド・インバータＣ１，の
逆並列回路のインバータエ、の入力端に伝達する第１の
トランスファーゲートＴ Ｇ １を有している。
ロック信号Ｓφ、Ｓ；を入力してトランスファー信号Ｓ
Ｔをインバータ■１とクロックド・インバータＣ１，の
逆並列回路のインバータエ、の入力端に伝達する第１の
トランスファーゲートＴ Ｇ １を有している。
第５図は第４図の回路の動作を説明するための各部信号
の波形図である。
の波形図である。
第５図に示すように入力信号Ｓ１及びクロック信号Ｓｓ
、Ｓｓを入力すると、クロック信号Ｓ、の第１の立ち上
がり時点を十でラッチ部２のトランスファー信号）ＴＧ
２が導通状態（以下オンと略する。）となりビット部３
０Ａの出力信号Ｓ、は、ハイレベル″Ｈ”トナル。
、Ｓｓを入力すると、クロック信号Ｓ、の第１の立ち上
がり時点を十でラッチ部２のトランスファー信号）ＴＧ
２が導通状態（以下オンと略する。）となりビット部３
０Ａの出力信号Ｓ、は、ハイレベル″Ｈ”トナル。
次にクロック信号Ｓ、の第２の立ち上がり時点ｔ！１で
ビット部３０．Ｉの出力信号Ｓ、はハイレベル“Ｈ”と
なる。
ビット部３０．Ｉの出力信号Ｓ、はハイレベル“Ｈ”と
なる。
この時ビット部３０Ａの出力信号Ｓ、は、ローレベル“
Ｌ”となる。
Ｌ”となる。
以上説明したように、従来のシフトレジスタ回路３０は
クロック信号Ｓ、の一周期τ毎に起こる立ち上がり時点
ｔ４． ｔ５でデータは上位ビットへ、すなわちビット
部３０Ａからビット部３０Ｂに伝達されるようになって
いた。
クロック信号Ｓ、の一周期τ毎に起こる立ち上がり時点
ｔ４． ｔ５でデータは上位ビットへ、すなわちビット
部３０Ａからビット部３０Ｂに伝達されるようになって
いた。
上述した従来のシフトレジスタ回路は、クロックφの１
周期毎に起こる立ち上がり時点で各ビットの値が変化し
て上位ビットにデータがシフトするので、シフト速度が
遅いという欠点があった。
周期毎に起こる立ち上がり時点で各ビットの値が変化し
て上位ビットにデータがシフトするので、シフト速度が
遅いという欠点があった。
また１ビツトあたりラッチ回路が２個使われており、素
子数が多いという欠点があった。
子数が多いという欠点があった。
本発明の目的は、ビットシフト速度が速く素子数の少い
シフトレジスタ回路を提供することにある。
シフトレジスタ回路を提供することにある。
本発明のシフトレジスタ回路は、
囚 入力信号がトランスファーゲートの一端に入力しか
つ他端がインバータとクロックド・インバータの逆並列
回路の前記インバータの入力端に接続してラッチ信号を
出力する第１のラッチ部と、一方の入力端が前記入力信
号を受けかつ他方の入力端が前記ラッチ信号を入力して
Ｎ。
つ他端がインバータとクロックド・インバータの逆並列
回路の前記インバータの入力端に接続してラッチ信号を
出力する第１のラッチ部と、一方の入力端が前記入力信
号を受けかつ他方の入力端が前記ラッチ信号を入力して
Ｎ。
Ｒ信号をピッ）ＩＵ力信号として出力する第１のビット
出力端と、前記ラッチ信号の反転信号をカスケード出力
信号として出力するカスケード出力端を有する第１のイ
ツト部、 （Ｂ） 入力端が前記カスケード出力信号を入力し、
前記第１のラッチ部と同一の回路構成を有しかつトラン
スファーゲート及びクロックド・インバータに供給され
るクロック信号が前記第１のラッチ部に対応して逆相の
関係にある第２のラッチ部と、前記第１のビット出力端
に対応する第２のイツト出力端とを有するビット部、を
含んで構成さｈている。
出力端と、前記ラッチ信号の反転信号をカスケード出力
信号として出力するカスケード出力端を有する第１のイ
ツト部、 （Ｂ） 入力端が前記カスケード出力信号を入力し、
前記第１のラッチ部と同一の回路構成を有しかつトラン
スファーゲート及びクロックド・インバータに供給され
るクロック信号が前記第１のラッチ部に対応して逆相の
関係にある第２のラッチ部と、前記第１のビット出力端
に対応する第２のイツト出力端とを有するビット部、を
含んで構成さｈている。
また本発明のシフトレジスタ回路は、
（ロ）入力信号がトランスファーゲートの一端に入力し
かつ他端がインバータとクロックド・インバータの逆並
列回路の前記インバータの入力端に接続してラッチ信号
を出力する第１のラッチ部と、一方の入力端が前記入力
信号を受けかつ他方の入力端が前記ラッチ信号を入力し
てＮＯＲ信号をビット出力信号として出力する第１のビ
ット出力端と、前記ラッチ信号をカスケード出力信号と
して出力するカスケード圧力端とを有する第１のビット
部、 （Ｂ） 入力端が前記カスケード出力信号を入力し、
前記第１のラッチ部と同一回路構成でかつトランスファ
ーゲート及びクロックド・インバータに供給されるクロ
ック信号が前記第１のラッチ部に対応して逆相の関係に
ある第２のラッチ部と、一方の入力端が前記カスケード
出力信号を入力しかつ他方の入力端が前記ラッチ信号を
入力してＡＮＤ信号をビット比力信号として出力する第
２のビット出力端とを有する第２のビット部、 を含んで構成されている。
かつ他端がインバータとクロックド・インバータの逆並
列回路の前記インバータの入力端に接続してラッチ信号
を出力する第１のラッチ部と、一方の入力端が前記入力
信号を受けかつ他方の入力端が前記ラッチ信号を入力し
てＮＯＲ信号をビット出力信号として出力する第１のビ
ット出力端と、前記ラッチ信号をカスケード出力信号と
して出力するカスケード圧力端とを有する第１のビット
部、 （Ｂ） 入力端が前記カスケード出力信号を入力し、
前記第１のラッチ部と同一回路構成でかつトランスファ
ーゲート及びクロックド・インバータに供給されるクロ
ック信号が前記第１のラッチ部に対応して逆相の関係に
ある第２のラッチ部と、一方の入力端が前記カスケード
出力信号を入力しかつ他方の入力端が前記ラッチ信号を
入力してＡＮＤ信号をビット比力信号として出力する第
２のビット出力端とを有する第２のビット部、 を含んで構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の回路図である。
シフトレジスタ回路１０は、回路構成が同一でラッチ部
１，２のトランスファーゲートＴ Ｇ １゜Ｔ Ｇ を
及びクロックド・インバータＣＩ’、、ＯＬのクロック
信号Ｓ、、 Ｓ’；の位相関係が互いに逆相の関係にあ
る二つのビット部１０Ａ、１０Ｂをカスケード出力端Ｔ
Ｍを介してカスケード接続して構成されている。
１，２のトランスファーゲートＴ Ｇ １゜Ｔ Ｇ を
及びクロックド・インバータＣＩ’、、ＯＬのクロック
信号Ｓ、、 Ｓ’；の位相関係が互いに逆相の関係にあ
る二つのビット部１０Ａ、１０Ｂをカスケード出力端Ｔ
Ｍを介してカスケード接続して構成されている。
ビット部１０Ａは、第４図に示した従来のシフトレジス
タ回路３０のビット部３０Ａのラッチ部２をインバータ
エ、のみにし、かつラッチ部１の入力信号Ｓｔ及びラッ
チ出力信号ＳＬとのＮＯＲ出力信号を第１のビット出力
信号ＳＡとして第１のビット端ＴＡに供給するＮＯＲ回
路ＮＯＲを付加して構成されている。
タ回路３０のビット部３０Ａのラッチ部２をインバータ
エ、のみにし、かつラッチ部１の入力信号Ｓｔ及びラッ
チ出力信号ＳＬとのＮＯＲ出力信号を第１のビット出力
信号ＳＡとして第１のビット端ＴＡに供給するＮＯＲ回
路ＮＯＲを付加して構成されている。
第２図は第１図の回路の動作を説明するための各部信号
の波形図である。
の波形図である。
第１図のシフトレジスタ回路１０に入力信号Ｓｒまたク
ロック信号Ｓ、を入力すると、ラッチ部ｌの出力するラ
ッチ信号ＳＬは入力信号Ｓｒの立ち上り時点ｔ０からロ
ーレベル“Ｌ”となり、入力信号Ｓ工がハイレベル“Ｈ
″からローレベル“Ｌ”に変化する立下り時点ｔ１にお
いてクロック信号Ｓφはハイレベル“Ｈ”であるから、
ビット部１０Ａの出力信号ＳＡはハイレベル“Ｈ”とな
る。
ロック信号Ｓ、を入力すると、ラッチ部ｌの出力するラ
ッチ信号ＳＬは入力信号Ｓｒの立ち上り時点ｔ０からロ
ーレベル“Ｌ”となり、入力信号Ｓ工がハイレベル“Ｈ
″からローレベル“Ｌ”に変化する立下り時点ｔ１にお
いてクロック信号Ｓφはハイレベル“Ｈ”であるから、
ビット部１０Ａの出力信号ＳＡはハイレベル“Ｈ”とな
る。
次に、時点ｔ２において、クロック信号Ｓ、は、ハイレ
ベル“Ｈ”からローレベル“Ｌ”に変化スるため、ラッ
チ信号ＳＬがハイレベル“Ｈ”となり、ビット部１０Ｂ
に入力するカスケード出力信号ＳＭはラッチ信号ＳＬの
反転信号となる。
ベル“Ｈ”からローレベル“Ｌ”に変化スるため、ラッ
チ信号ＳＬがハイレベル“Ｈ”となり、ビット部１０Ｂ
に入力するカスケード出力信号ＳＭはラッチ信号ＳＬの
反転信号となる。
従ってこの時点ｔ２において、ビット部１０！ｌの出力
信号Ｓｍはハイレベル“Ｈ”となり次のクロック信号Ｓ
、の立ち上り時点ｔ、迄続く。
信号Ｓｍはハイレベル“Ｈ”となり次のクロック信号Ｓ
、の立ち上り時点ｔ、迄続く。
以上説明したように、第１図に示すシフトレジスタ回路
１０はりｐワク信号Ｓφの立ち上がり時点ｔ１だけでな
く立ち下がり時点ｔ２においてもデータは上位ビットへ
、すなわち、ビット部１０Ａからビット部１０Ｂへ伝達
されるようになる。
１０はりｐワク信号Ｓφの立ち上がり時点ｔ１だけでな
く立ち下がり時点ｔ２においてもデータは上位ビットへ
、すなわち、ビット部１０Ａからビット部１０Ｂへ伝達
されるようになる。
したがって、シフトレジスタ回路１０の構成の回路を何
個もカスケード接続することにより、データはクロック
信号Ｓ、の半周期毎に起こる立ち上がり及び立ち下がり
で上位ビットへ伝達されることとなり、第４図に示す従
来のシフトレジスタ回路３０に対して、同周波数のクロ
ック信号Ｓ、に対して伝達速度が２倍となる。
個もカスケード接続することにより、データはクロック
信号Ｓ、の半周期毎に起こる立ち上がり及び立ち下がり
で上位ビットへ伝達されることとなり、第４図に示す従
来のシフトレジスタ回路３０に対して、同周波数のクロ
ック信号Ｓ、に対して伝達速度が２倍となる。
また、第１図に示すシフトレジスタ回路１０は、１ビツ
トあたりの素子数が１４個であり、第４図に示す従来の
シフトレジスタ回路３ｏにおける１６個に対して２個減
少することができる。
トあたりの素子数が１４個であり、第４図に示す従来の
シフトレジスタ回路３ｏにおける１６個に対して２個減
少することができる。
ただし、シフトレジスタ回路の素子数はインバータを２
個、クロックド・インバータを４個。
個、クロックド・インバータを４個。
２人力ＮＯＲ回路を４個及びトランスファーゲートを２
個として計算している。
個として計算している。
第３図は本発明の第２の実施例の回路図である。
シフトレジスタ回路２０は、ラッチ部１．２のトランス
ファーゲートＴＧ、、ＴＧ２及びクロックド・インバー
タＣＩ、、ＣＩ２のクロック信号Ｓ ｄ ｔＳ；の位相
関係が互いに逆相の関係にある二つのビット部２０Ａ、
２０□をカスケード出力端Ｔｙを介してカスケード接続
して構成されている。
ファーゲートＴＧ、、ＴＧ２及びクロックド・インバー
タＣＩ、、ＣＩ２のクロック信号Ｓ ｄ ｔＳ；の位相
関係が互いに逆相の関係にある二つのビット部２０Ａ、
２０□をカスケード出力端Ｔｙを介してカスケード接続
して構成されている。
ビット部２０Ａは、第１図のビット部１０Ａのインバー
タエ、を除去して構成されている。
タエ、を除去して構成されている。
また、ビット部２０Ｂは、第１図のビット部１０Ｂのイ
ンバータエ２を除去し、かつＮＯＲ回路ＮＯＲをＡＮＤ
回路ＡＮＤに置換して構成されている。
ンバータエ２を除去し、かつＮＯＲ回路ＮＯＲをＡＮＤ
回路ＡＮＤに置換して構成されている。
第３図のシフトレジスタ回路２００回路の動作は、第１
の実施例と同様であるが、２ビツトあたり回路の素子数
は２６個であり、従来のシフトレジスタ回路３０の３２
個及び第１の実施例の回路ＩＯの２８個に対して、更に
素子数を少なくすることができる。
の実施例と同様であるが、２ビツトあたり回路の素子数
は２６個であり、従来のシフトレジスタ回路３０の３２
個及び第１の実施例の回路ＩＯの２８個に対して、更に
素子数を少なくすることができる。
以上説明したように本発明は、入力信号とラッチ部の出
力信号との論理出力をビット出力信号とするビット部を
カスケード接続して、入力されたデータがりＯ−）りφ
の１周期に２ビツトシフトされるため、シフト速度が２
倍速くなるという効果がある。
力信号との論理出力をビット出力信号とするビット部を
カスケード接続して、入力されたデータがりＯ−）りφ
の１周期に２ビツトシフトされるため、シフト速度が２
倍速くなるという効果がある。
また、シフトレジスタ回路の１ビツトあたりの素子数を
減らすことができる効果がある。
減らすことができる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の回路の動作を説明するための各部信号の波形図、第
３図は本発明の第２の実施例の回路図、第４図は従来の
レベルシフト回路の一例の回路図、第５図は第４図の回
路の動作を説明するための各部信号の波形図である。 １．２・・・・・・ラッチ部、１０．２０・・・・・・
シフトレジスタ回路、１０Ａ、 １０Ｂ、 ２０Ａ
、 ２０Ｂ・・・・・・ビット部、ＣＩ＋・・・・・
・第１のり冒ツクド・インバータ、ＳＡ、ＳＢ・・・・
・・第１．第２のビット出力信号、Ｓｌ・・・・・・入
力信号、ＳＬ・・・・・・ラッチ信号、８つ・・・・・
・カスケード出力信号、Ｓ、・・・・・・クロック信号
、Ｔ Ｇ ＋ 、 Ｔ Ｇ ２・・・・・・第１． 第
２のトランスファーゲー）、Ｔユ、・・・・・・カスケ
ード出力端。
図の回路の動作を説明するための各部信号の波形図、第
３図は本発明の第２の実施例の回路図、第４図は従来の
レベルシフト回路の一例の回路図、第５図は第４図の回
路の動作を説明するための各部信号の波形図である。 １．２・・・・・・ラッチ部、１０．２０・・・・・・
シフトレジスタ回路、１０Ａ、 １０Ｂ、 ２０Ａ
、 ２０Ｂ・・・・・・ビット部、ＣＩ＋・・・・・
・第１のり冒ツクド・インバータ、ＳＡ、ＳＢ・・・・
・・第１．第２のビット出力信号、Ｓｌ・・・・・・入
力信号、ＳＬ・・・・・・ラッチ信号、８つ・・・・・
・カスケード出力信号、Ｓ、・・・・・・クロック信号
、Ｔ Ｇ ＋ 、 Ｔ Ｇ ２・・・・・・第１． 第
２のトランスファーゲー）、Ｔユ、・・・・・・カスケ
ード出力端。
Claims (1)
- 【特許請求の範囲】 １、 （Ａ）入力信号がトランスファーゲートの一端に入力し
かつ他端がインバータとクロックド・インバータの逆並
列回路の前記インバータの入力端に接続してラッチ信号
を出力する第１のラッチ部と、一方の入力端が前記入力
信号を受けかつ他方の入力端が前記ラッチ信号を入力し
てＮＯＲ信号をビット出力信号として出力する第１のビ
ット出力端と、前記ラッチ信号の反転信号をカスケード
出力信号として出力するカスケード出力端を有する第１
の ビット部、 （Ｂ）入力端が前記カスケード出力信号を入力し、前記
第１のラッチ部と同一の回路構成を有しかつトランスフ
ァーゲート及びクロックド・インバータに供給されるク
ロック信号が前記第１のラッチ部に対応して逆相の関係
にある第２のラッチ部と、前記第１のビット出力端に対
応する第２のビット出力端とを有する ビット部、 を含むことを特徴とするシフトレジスタ回路。 ２、 （Ａ）入力信号がトランスファーゲートの一端に入力し
かつ他端がインバータとクロックド・インバータの逆並
列回路の前記インバータの入力端に接続してラッチ信号
を出力する第１のラッチ部と、一方の入力端が前記入力
信号を受けかつ他方の入力端が前記ラッチ信号を入力し
てＮＯＲ信号をビット出力信号として出力する第１のビ
ット出力端と、前記ラッチ信号をカスケード出力信号と
して出力するカスケード出力端とを有する第１のビット
部、（Ｂ）入力端が前記カスケード出力信号を入力し、
前記第１のラッチ部と同一回路構成でかつトランスファ
ーゲート及びクロックド・インバータに供給されるクロ
ック信号が前記第１の ラッチ部に対応して逆相の関係にある第２のラッチ部と
、一方の入力端が前記カスケード出力信号を入力しかつ
他方の入力端が前記 ラッチ信号を入力してＡＮＤ信号をビット出力信号とし
て出力する第２のビット出力端とを有する第２のビット
部、 を含むことを特徴とするシフトレジスタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332021A JPH03192599A (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
| US07/631,348 US5132993A (en) | 1989-12-20 | 1990-12-20 | Shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332021A JPH03192599A (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192599A true JPH03192599A (ja) | 1991-08-22 |
Family
ID=18250256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332021A Pending JPH03192599A (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192599A (ja) |
-
1989
- 1989-12-20 JP JP1332021A patent/JPH03192599A/ja active Pending
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