JPH0319360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0319360A JPH0319360A JP1153999A JP15399989A JPH0319360A JP H0319360 A JPH0319360 A JP H0319360A JP 1153999 A JP1153999 A JP 1153999A JP 15399989 A JP15399989 A JP 15399989A JP H0319360 A JPH0319360 A JP H0319360A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type impurity
- type
- impurity
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野１
本発明は半導体装置とりわけ半導体記憶装置の記憶ノー
ドとビット線拡散層の製造方法に関する． 〔従来の技術Ｊ 近年，半導体を使用したＳＲＡＭやＤＲＡＭではα線に
よるソフトエラーが問題となっている．このａｌｌｌに
よるソフトエラーの対策のため第３図のような構造が次
の文献に掲載されている． （ＨＭＯＭＤＳＥ， Ｔ
．ＷＡＤＡ． Ｉ．κＡＭＯＨＡＲＡ． Ｍ．ＩＳＯＢ
Ｅ． Ｊ．ＭＡＴＳＵＮＡＧＡ． ａｎｄ Ｈ．Ｎ
ＯＺＡＷＡ １９８４ １ＥＤＭ 丁ｅｃｈ．Ｄ
ｉｇ ｐｐ７０６〜ｐｐ７０９ ）第３図において３
０１はｎ型シリコン基板．３０２はＰ型ウエル領域，３
０３はＰ型埋込層，３０４はｎ型不純物によるソース、
ドレインｆｉｌ域，３０５はゲート酸化膜，３０６はゲ
ート電極であ．る．第３図はＳＲＡＭの断面図であるが
、ｎ型不純物によるソース、ドレイン領域下に３０３の
Ｐ型埋込層を設けることによりａｌＪｌによるソフトエ
ラーに強くなることが示されている．【発明が解決しよ
うとする課題】 しかし，前述の従来技術では次のような課題が生じる．
ソース，ドレインｌｌｌ域下のＰ型埋込層をメモリセル
のワード線トランジスタのソース，トレイン領域下に設
けると、ワード線トランジスタのｎ型ソース、トレイン
領域と，Ｐ型ウェル領域のＰＮ接合の空乏層の広がりが
抑えられ、ＰＮ接合の接合容量が増加する．その結果ビ
ット綿容量が増加し，メモリセルの動作が不安定Ｉこな
ったり，書き込み，読み出し時間が長くなったりする． また、この現象を避けるためメモリセルのセルノード部
のｎ型領域下にのみＰ型埋込層を設けようとすると、フ
ォトリングラフィ工程が必要になり，コストが増加し，
工程増により歩留まりが悪くなるという！！Ｂを有して
いた． そこで本発明は，このような課題を解決するちので，そ
の目的とするところはａ線によるソフトエラーに強く，
動作が安定で，動作速度が速く，安価で歩留まりがよい
半導体記恒装置の！２造方法を提供するところにある．
ドとビット線拡散層の製造方法に関する． 〔従来の技術Ｊ 近年，半導体を使用したＳＲＡＭやＤＲＡＭではα線に
よるソフトエラーが問題となっている．このａｌｌｌに
よるソフトエラーの対策のため第３図のような構造が次
の文献に掲載されている． （ＨＭＯＭＤＳＥ， Ｔ
．ＷＡＤＡ． Ｉ．κＡＭＯＨＡＲＡ． Ｍ．ＩＳＯＢ
Ｅ． Ｊ．ＭＡＴＳＵＮＡＧＡ． ａｎｄ Ｈ．Ｎ
ＯＺＡＷＡ １９８４ １ＥＤＭ 丁ｅｃｈ．Ｄ
ｉｇ ｐｐ７０６〜ｐｐ７０９ ）第３図において３
０１はｎ型シリコン基板．３０２はＰ型ウエル領域，３
０３はＰ型埋込層，３０４はｎ型不純物によるソース、
ドレインｆｉｌ域，３０５はゲート酸化膜，３０６はゲ
ート電極であ．る．第３図はＳＲＡＭの断面図であるが
、ｎ型不純物によるソース、ドレイン領域下に３０３の
Ｐ型埋込層を設けることによりａｌＪｌによるソフトエ
ラーに強くなることが示されている．【発明が解決しよ
うとする課題】 しかし，前述の従来技術では次のような課題が生じる．
ソース，ドレインｌｌｌ域下のＰ型埋込層をメモリセル
のワード線トランジスタのソース，トレイン領域下に設
けると、ワード線トランジスタのｎ型ソース、トレイン
領域と，Ｐ型ウェル領域のＰＮ接合の空乏層の広がりが
抑えられ、ＰＮ接合の接合容量が増加する．その結果ビ
ット綿容量が増加し，メモリセルの動作が不安定Ｉこな
ったり，書き込み，読み出し時間が長くなったりする． また、この現象を避けるためメモリセルのセルノード部
のｎ型領域下にのみＰ型埋込層を設けようとすると、フ
ォトリングラフィ工程が必要になり，コストが増加し，
工程増により歩留まりが悪くなるという！！Ｂを有して
いた． そこで本発明は，このような課題を解決するちので，そ
の目的とするところはａ線によるソフトエラーに強く，
動作が安定で，動作速度が速く，安価で歩留まりがよい
半導体記恒装置の！２造方法を提供するところにある．
本発明の半導体装置の製造方法は，第１導電型の第１の
不純物を有する半導体基板に第１の絶縁膜を形成する工
程と．Ｈ記半導体基板に第１１１１型の第１の不純物を
導入する工程と，前記第１の絶１１Ｍ！Ｉ上に第１の導
電躾によりＭＯＳ型トランジスタのゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板に第２導電型の第２の不純物を導入し、ＭＯＳ型トラ
ンジスタのソース，ドレイン領域を形成する工程と，前
記第１の絶縁膜上および前記ゲート電極上に第２の絶縁
膿を形成する工程と，フォトエッチングにより前記ソー
ス領域上あるいはドレイン領域上にのみ前記第２の絶縁
膜にコンタクトホールを形成する工程と，前記第２の絶
縁膜なマスクにして前記コンタクトホール内に第２導電
型の第３の不純物を導入する工程からなることを特徴と
する．本発明の半導体装置の製造方法は、第１導電型の
第１の不純物を有する半導体基板に第１の絶縁賜を形成
する工程と，前記絶縁膜上に？Ｊ１の導電膿によりＭＯ
Ｓ型トランジスタのゲート電極を形成する工程と、前記
半導体基板に第１導電型の第１の不純物を導入する工程
と．ｆｒ７Ｉ記ゲート′Ｉ！ｌ極をマスクとして前記半
導体基板に第２導電型の第２の不純物を導入し．ＭＯＳ
型トランジスタのソース，ドレインｗ４域を形成する工
程と、前記第１の絶縁膜上および前記ゲート１ｔ極上に
第２の絶縁膜を形成する工程と、フォトエッチングによ
り前記ソース領域上あるいはドレイン領域上にのみ前記
第２の絶ａｌｌにコンタクトホールを形成する工程と，
前記第２の絶縁膜をマスクにして前記コンタクトホール
内に第２導電型の第３の不純物を導入する工程からなる
ことを特徴とする． 【実 施 例］ 本発明の実施例を第１図を用いて詐しく説明する．まず
、第１図（ａ）のように第１導電型の第１の不純物を有
する半導体基板，ここでは不純物としてホウ素をｌ Ｘ
１ ０”Ｃｍ−”含むＰ型シリコン基板１０１を１
０００℃の酸化性雰囲気で酸化を行ない２００人のゲー
ト酸化ＩＩＩ １ ０ ２を形成し，＃Ｊ１いてイオン
注入法にてＰ型不純物のホウ素を注入エネルギー１ ６
０ＫｅＶ、ドーズｆｉｔｌＸＩＯ”ｃｍ−”でイオン注
入してシリコン基板１０１よりホウ素濃度の濃いＰ型不
純物層１０３を形成する．次に第１図（ｂ）のようにＣ
ＶＤ法により多結晶シリコン膜を３０００人形成後、フ
ォトエッチングを行ない前記多結晶シリコン膿の不要部
分を除去して，多結晶シリコン校によるゲート電１１
１ ０ ４を形成する．次に第１図（Ｃ）のようにゲー
ト電極１０４をマスクにイオン注入法にてｎ型不純物の
ヒ素を注入エネルギー８０ＫｅＶ． ドーズ量５Ｘ１
０”ｃｍ″″でイオン注入してｎ型不純物によるソース
、ドレイン領域１０５．１０６を形成する．次に第１図
（ｄ）のようにＣＶＤ法によりシリコン酸化膜１０７を
６０００人形成後、第１図（ｅ）のように，ソース領域
，あるいはドレイン領域であるｎ型不純物ｆｆ＋０６上
のシリコン酸化ｍｉｌｌ ０７の不要部分をフォトエッ
チングにより除去してコンタクトホール１０８を形成す
る．次に第１図（ｄ）のようにシリコン酸化膜１０７を
マスクに，コンタクトホール１０Ｂ内にイオン注入法に
よりｎ型不純物であるリンを注入エネルギー３ ０ ０
Ｋ ｅ Ｖ． ドーズｉｌｌＸｌＯ”ｃｍ″１でイ
オン注入する．そして不純物の活性化のため９５０℃３
０分のアニールを行なう．次に第１図（ｅ）のようにア
ルミニウムを約１ａｍスパッタ後フォトエッチングを行
ないアルミニウムによる配線層１１０を形成する． このようにして形成した半導体装置で，ｎ型不純物層１
０５をメモリセルの記憶ノード、ゲート電１’！ｉｌ
０４をメモリセルのワード線，ｎ型不純物層１０６およ
び１０７をビット線拡散層，アルミニウム電極１１０を
メモリセルのビット綿として使用すると，記憶ノードで
あるｎ型不純物層ｌ０５の下にはシリコン基板１０１よ
り不純物濃度の濃いＰ型不純物層１０３が存在するので
このＰＮ接合の空乏層幅はそれほど広がらない．よって
ａ緯が照射されたときの該空乏層内での電子、正孔対の
発生量が少なく、α線によるソフトエラーに強くなる．
そして，ビット線拡散層のほとんどの面積を占めるｎ型
不純物層１０９は、その不純物濃度はＰ型不純物層１０
３の不純物濃度より濃く、ｎ型不純物層１０９の深さは
Ｐ型不純物層ｌｏ３の深さよりも深くなるので、この部
分でのＰ型不純物層１０３がｎ型不純物に打ち消され，
ｎ型不純物層１０３とＰ型シリコン基ｌ２ｉｉ１０１間
のＰＮ接合の空乏層は、Ｐ型シリコン基板１０１内に幅
広く広がり，このＰＮ接合の接合容量は小さくなる．そ
の結合ビット線容量が小さくなるのでメモリセルの動作
が安定になり、書き込み、読み出し時間が短くなる結果
、高速動作が可能になる．また本実施例による製造方法
では、Ｐ型不純物層１０３およびｎ型不純物層１０９の
イオン注入工程にフォト工程が必要ないので工程が短く
なりコストが下がり，歩留まりも良くなる．本実施例で
はＰ型不純物層１０３はゲート電極１０４形成前に形成
したが、第２図（ａ）のようにゲート酸化ｔＩ２０２．
ゲート［極２０４を形成後第２図（ｂ）のようにホウ素
を注入エネルギー１６０ＫｅＶ． ドーズ量ＩＸＩＯ
目ｃ ｍ ” Ｒでイオン注入し、以下は第１図（ｃ）
〜第１図（ｇ）と同じ工程で形成しても同様な効果のあ
る半導体装置を製造できる． 本実施例ではワード線トランジスタにＰ型シリコン基板
に形成したＮｃｈＭＯＳ型トランジスタを使用したが，
Ｎ型シリコン基板に形成したＰｃｈ Ｍ Ｏ Ｓ型トラ
ンジスタを使用してち同様な効果がある．また本実施例
ではＰ型不純物層１０３の不純物としてホウ素を用いた
が，ガリウム，アルミニウム、インジウムを使用して６
よいし，これらの不純物を組み合わせて導入してちまい
．また、ｎ型不純物層１０５の不純物としてヒ素を用い
たが，リン、アンチモンを使用してもよいし、これらの
不純物を組み合わせて導入してもよい．また、ｎ型不純
物層１０９の不純物としてリンを用いたが，ヒ素，アン
チモンを用いてちよいし、これらの不純物を組み合わせ
て導入してもよい．また，ゲート電極１０４には多結晶
シリコン股を用いたが，チタン，モリブデン、タングス
テン．プラチナ，コバルト，ニッケル，タンクルなどの
高融点金属ポリサイド膜、あるいは高融点金属膜を使用
してもよい．また，ビット！１ｉ！１１０にはアルミニ
ウムを用いたが、チタン，モリブデン、タングステン，
プラチナ、ニッケル，コバルト、クンタルなどの高融点
金属膿を用いてもよい．【発明の効果］ 以上述べたように本発明の半導体装置の製造方法によれ
ば、記憶ノードの下部にのみ空乏層の広がりを抑える不
純物層が形成され，ビット綿拡散層の下部には空乏層を
広げるための不純物が形成され，それらの不純物層の形
成がセルファラインで行なわれるため、α線によるソフ
トエラーが少なく、ビット線容量の少ない、高Ｃ！ Ｉ
ＩＮ性．高速高性能でかつ低コストの半導体記憶装置を
提供できる効果がある．
不純物を有する半導体基板に第１の絶縁膜を形成する工
程と．Ｈ記半導体基板に第１１１１型の第１の不純物を
導入する工程と，前記第１の絶１１Ｍ！Ｉ上に第１の導
電躾によりＭＯＳ型トランジスタのゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板に第２導電型の第２の不純物を導入し、ＭＯＳ型トラ
ンジスタのソース，ドレイン領域を形成する工程と，前
記第１の絶縁膜上および前記ゲート電極上に第２の絶縁
膿を形成する工程と，フォトエッチングにより前記ソー
ス領域上あるいはドレイン領域上にのみ前記第２の絶縁
膜にコンタクトホールを形成する工程と，前記第２の絶
縁膜なマスクにして前記コンタクトホール内に第２導電
型の第３の不純物を導入する工程からなることを特徴と
する．本発明の半導体装置の製造方法は、第１導電型の
第１の不純物を有する半導体基板に第１の絶縁賜を形成
する工程と，前記絶縁膜上に？Ｊ１の導電膿によりＭＯ
Ｓ型トランジスタのゲート電極を形成する工程と、前記
半導体基板に第１導電型の第１の不純物を導入する工程
と．ｆｒ７Ｉ記ゲート′Ｉ！ｌ極をマスクとして前記半
導体基板に第２導電型の第２の不純物を導入し．ＭＯＳ
型トランジスタのソース，ドレインｗ４域を形成する工
程と、前記第１の絶縁膜上および前記ゲート１ｔ極上に
第２の絶縁膜を形成する工程と、フォトエッチングによ
り前記ソース領域上あるいはドレイン領域上にのみ前記
第２の絶ａｌｌにコンタクトホールを形成する工程と，
前記第２の絶縁膜をマスクにして前記コンタクトホール
内に第２導電型の第３の不純物を導入する工程からなる
ことを特徴とする． 【実 施 例］ 本発明の実施例を第１図を用いて詐しく説明する．まず
、第１図（ａ）のように第１導電型の第１の不純物を有
する半導体基板，ここでは不純物としてホウ素をｌ Ｘ
１ ０”Ｃｍ−”含むＰ型シリコン基板１０１を１
０００℃の酸化性雰囲気で酸化を行ない２００人のゲー
ト酸化ＩＩＩ １ ０ ２を形成し，＃Ｊ１いてイオン
注入法にてＰ型不純物のホウ素を注入エネルギー１ ６
０ＫｅＶ、ドーズｆｉｔｌＸＩＯ”ｃｍ−”でイオン注
入してシリコン基板１０１よりホウ素濃度の濃いＰ型不
純物層１０３を形成する．次に第１図（ｂ）のようにＣ
ＶＤ法により多結晶シリコン膜を３０００人形成後、フ
ォトエッチングを行ない前記多結晶シリコン膿の不要部
分を除去して，多結晶シリコン校によるゲート電１１
１ ０ ４を形成する．次に第１図（Ｃ）のようにゲー
ト電極１０４をマスクにイオン注入法にてｎ型不純物の
ヒ素を注入エネルギー８０ＫｅＶ． ドーズ量５Ｘ１
０”ｃｍ″″でイオン注入してｎ型不純物によるソース
、ドレイン領域１０５．１０６を形成する．次に第１図
（ｄ）のようにＣＶＤ法によりシリコン酸化膜１０７を
６０００人形成後、第１図（ｅ）のように，ソース領域
，あるいはドレイン領域であるｎ型不純物ｆｆ＋０６上
のシリコン酸化ｍｉｌｌ ０７の不要部分をフォトエッ
チングにより除去してコンタクトホール１０８を形成す
る．次に第１図（ｄ）のようにシリコン酸化膜１０７を
マスクに，コンタクトホール１０Ｂ内にイオン注入法に
よりｎ型不純物であるリンを注入エネルギー３ ０ ０
Ｋ ｅ Ｖ． ドーズｉｌｌＸｌＯ”ｃｍ″１でイ
オン注入する．そして不純物の活性化のため９５０℃３
０分のアニールを行なう．次に第１図（ｅ）のようにア
ルミニウムを約１ａｍスパッタ後フォトエッチングを行
ないアルミニウムによる配線層１１０を形成する． このようにして形成した半導体装置で，ｎ型不純物層１
０５をメモリセルの記憶ノード、ゲート電１’！ｉｌ
０４をメモリセルのワード線，ｎ型不純物層１０６およ
び１０７をビット線拡散層，アルミニウム電極１１０を
メモリセルのビット綿として使用すると，記憶ノードで
あるｎ型不純物層ｌ０５の下にはシリコン基板１０１よ
り不純物濃度の濃いＰ型不純物層１０３が存在するので
このＰＮ接合の空乏層幅はそれほど広がらない．よって
ａ緯が照射されたときの該空乏層内での電子、正孔対の
発生量が少なく、α線によるソフトエラーに強くなる．
そして，ビット線拡散層のほとんどの面積を占めるｎ型
不純物層１０９は、その不純物濃度はＰ型不純物層１０
３の不純物濃度より濃く、ｎ型不純物層１０９の深さは
Ｐ型不純物層ｌｏ３の深さよりも深くなるので、この部
分でのＰ型不純物層１０３がｎ型不純物に打ち消され，
ｎ型不純物層１０３とＰ型シリコン基ｌ２ｉｉ１０１間
のＰＮ接合の空乏層は、Ｐ型シリコン基板１０１内に幅
広く広がり，このＰＮ接合の接合容量は小さくなる．そ
の結合ビット線容量が小さくなるのでメモリセルの動作
が安定になり、書き込み、読み出し時間が短くなる結果
、高速動作が可能になる．また本実施例による製造方法
では、Ｐ型不純物層１０３およびｎ型不純物層１０９の
イオン注入工程にフォト工程が必要ないので工程が短く
なりコストが下がり，歩留まりも良くなる．本実施例で
はＰ型不純物層１０３はゲート電極１０４形成前に形成
したが、第２図（ａ）のようにゲート酸化ｔＩ２０２．
ゲート［極２０４を形成後第２図（ｂ）のようにホウ素
を注入エネルギー１６０ＫｅＶ． ドーズ量ＩＸＩＯ
目ｃ ｍ ” Ｒでイオン注入し、以下は第１図（ｃ）
〜第１図（ｇ）と同じ工程で形成しても同様な効果のあ
る半導体装置を製造できる． 本実施例ではワード線トランジスタにＰ型シリコン基板
に形成したＮｃｈＭＯＳ型トランジスタを使用したが，
Ｎ型シリコン基板に形成したＰｃｈ Ｍ Ｏ Ｓ型トラ
ンジスタを使用してち同様な効果がある．また本実施例
ではＰ型不純物層１０３の不純物としてホウ素を用いた
が，ガリウム，アルミニウム、インジウムを使用して６
よいし，これらの不純物を組み合わせて導入してちまい
．また、ｎ型不純物層１０５の不純物としてヒ素を用い
たが，リン、アンチモンを使用してもよいし、これらの
不純物を組み合わせて導入してもよい．また、ｎ型不純
物層１０９の不純物としてリンを用いたが，ヒ素，アン
チモンを用いてちよいし、これらの不純物を組み合わせ
て導入してもよい．また，ゲート電極１０４には多結晶
シリコン股を用いたが，チタン，モリブデン、タングス
テン．プラチナ，コバルト，ニッケル，タンクルなどの
高融点金属ポリサイド膜、あるいは高融点金属膜を使用
してもよい．また，ビット！１ｉ！１１０にはアルミニ
ウムを用いたが、チタン，モリブデン、タングステン，
プラチナ、ニッケル，コバルト、クンタルなどの高融点
金属膿を用いてもよい．【発明の効果］ 以上述べたように本発明の半導体装置の製造方法によれ
ば、記憶ノードの下部にのみ空乏層の広がりを抑える不
純物層が形成され，ビット綿拡散層の下部には空乏層を
広げるための不純物が形成され，それらの不純物層の形
成がセルファラインで行なわれるため、α線によるソフ
トエラーが少なく、ビット線容量の少ない、高Ｃ！ Ｉ
ＩＮ性．高速高性能でかつ低コストの半導体記憶装置を
提供できる効果がある．
第１図（ａ）〜（ｇ）は本発明による半導体記憶装置の
製造方法を示す工程順断面図．第２図（ａ）〜（ｂ）は
本発明の他の実施例による半導体記憶装置の製造方法を
示す工程順断面図． 第３図は従来例による半導体記憶装置の断面図である． １０１．２０１・・・Ｐ型半導体基板 ３０１・・・・・・・ｎ型半導体基板 １０２、２０２、３０５ ・・・・・・・ゲート酸化膜 ３０２・・・・・・・Ｐ型ウェル領域 １０３，２０３．３０３ ・・・・・・・Ｐ型不純物層 １０４，２０４．３０６ ・・・・・・・ゲート電極 １０５％ １０６．３０４ ・・・・・・・ｎ型不純物層によるソース、ドレイン領
域 １０７・・・・・・・シリコン酸化膜 １０９・・・・・・・ソース，ドレイン領域よりも深い
領域にあるｎ型 不純物層 １１０・．・・・・・アルミニウム電極以上
製造方法を示す工程順断面図．第２図（ａ）〜（ｂ）は
本発明の他の実施例による半導体記憶装置の製造方法を
示す工程順断面図． 第３図は従来例による半導体記憶装置の断面図である． １０１．２０１・・・Ｐ型半導体基板 ３０１・・・・・・・ｎ型半導体基板 １０２、２０２、３０５ ・・・・・・・ゲート酸化膜 ３０２・・・・・・・Ｐ型ウェル領域 １０３，２０３．３０３ ・・・・・・・Ｐ型不純物層 １０４，２０４．３０６ ・・・・・・・ゲート電極 １０５％ １０６．３０４ ・・・・・・・ｎ型不純物層によるソース、ドレイン領
域 １０７・・・・・・・シリコン酸化膜 １０９・・・・・・・ソース，ドレイン領域よりも深い
領域にあるｎ型 不純物層 １１０・．・・・・・アルミニウム電極以上
Claims (2)
- （１）第１導電型の第１の不純物を有する半導体基板に
第１の絶縁膜を形成する工程と、前記半導体基板に第１
導電型の第１の不純物を導入する工程と、前記第１の絶
縁膜上に第１の導電膜によりＭＯＳ型トランジスタのゲ
ート電極を形成する工程と、前記ゲート電極をマスクと
して前記半導体基板に第２導電型の第２の不純物を導入
し、ＭＯＳ型トランジスタのソース、ドレイン領域を形
成する工程と、前記第１の絶縁膜上および前記ゲート電
極上に第２の絶縁膜を形成する工程と、フォトエッチン
グにより前記ソース領域上あるいはドレイン領域上にの
み前記第２の絶縁膜にコンタクトホールを形成する工程
と、前記第２の絶縁膜をマスクにして前記コンタクトホ
ール内に第２導電型の第３の不純物を導入する工程から
なることを特徴とする半導体装置の製造方法。 - （２）第１導電型の第１の不純物を有する半導体基板に
第１の絶縁膜を形成する工程と、前記絶縁膜上に第１の
導電膜によりＭＯＳ型トランジスタのゲート電極を形成
する工程と、前記半導体基板に第１導電型の第１の不純
物を導入する工程と、前記ゲート電極をマスクとして前
記半導体基板に第２導電型の第２の不純物を導入し、Ｍ
ＯＳ型トランジスタのソース、ドレイン領域を形成する
工程と、前記第１の絶縁膜上および前記ゲート電極上に
第２の絶縁膜を形成する工程と、フォトエッチングによ
り前記ソース領域上あるいはドレイン領域上にのみ前記
第２の絶縁膜にコンタクトホールを形成する工程と、前
記第２の絶縁膜をマスクにして前記コンタクトホール内
に第２導電型の第３の不純物を導入する工程からなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153999A JPH0319360A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153999A JPH0319360A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319360A true JPH0319360A (ja) | 1991-01-28 |
Family
ID=15574703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153999A Pending JPH0319360A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319360A (ja) |
-
1989
- 1989-06-16 JP JP1153999A patent/JPH0319360A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4112575A (en) | Fabrication methods for the high capacity ram cell | |
| EP0175378B1 (en) | Dynamic random access memory (dram) | |
| US4432006A (en) | Semiconductor memory device | |
| EP0145606B1 (en) | Semiconductor memory device | |
| JPS60130160A (ja) | 半導体記憶装置 | |
| US4780751A (en) | Semiconductor integrated circuit device | |
| JP2524002B2 (ja) | 垂直構造を有するバイポ―ラ形ダイナミックｒａｍを製造する方法およびそのダイナミックｒａｍの構造 | |
| JPS594156A (ja) | 半導体記憶装置 | |
| JPH028464B2 (ja) | ||
| JPH0715947B2 (ja) | Ｄｒａｍセルの製造方法 | |
| JPH0319360A (ja) | 半導体装置の製造方法 | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
| JPH01143350A (ja) | 半導体記憶装置 | |
| JPH0319361A (ja) | 半導体記憶装置 | |
| JPH10189959A (ja) | 半導体装置 | |
| JP2515033B2 (ja) | 半導体スタティックメモリ装置の製造方法 | |
| KR960000960B1 (ko) | 반도체 집적회로장치 | |
| JPS6053470B2 (ja) | 半導体メモリの製造方法 | |
| JPS62106658A (ja) | 半導体装置 | |
| JP2770416B2 (ja) | 半導体記憶装置 | |
| JP3125858B2 (ja) | 半導体記憶装置 | |
| JPS62140455A (ja) | 半導体記憶装置 | |
| JP2880452B2 (ja) | 半導体記憶装置 | |
| JPS62281470A (ja) | 半導体集積回路装置の製造方法 |