JPH0319361A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0319361A JPH0319361A JP1154000A JP15400089A JPH0319361A JP H0319361 A JPH0319361 A JP H0319361A JP 1154000 A JP1154000 A JP 1154000A JP 15400089 A JP15400089 A JP 15400089A JP H0319361 A JPH0319361 A JP H0319361A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野１
本発明は半導体記憶装置の記憶ノードとビット線拡敗層
の構造に関する． 【従来の技術】 近年、半導体を使用したＳＲＡＭやＤＲＡＭではａｌａ
によるソフトエラーが問題となっている．このα線によ
るソフトエラーの対策のため第３図のような構造が次の
文献に掲載されている． （ＩＩ．ＭＯＭＤＳＥ，
Ｔ．ＷＡＤＡ、 ＩＫＡＭ０１１ＡＩ１Ａ， ｌｌ
．ｌｓＯＩＩＥ， Ｊ．ＭＡＴＳＵＮＡＧＡ， ａｎｄ
Ｈ．ＮＯ２ＡＩｆＡ １９８４ １ＥＤＭ Ｔｅｃｌ
＋．Ｄｉｇ ｐｐ７０［ｉ〜ｐｐ７０９ ）第３図にお
いて３０１はｎ型シリコン基板、３０２はＰ型ウエル領
域，３０３はＰ型埋込層、３０４はｎ型不純物によるソ
ース、ドレインｌＪＩｔｉ！． ３ ０ ５ １；ｔケ
ート酸化膜，３０６（：ｌ’−｝電極である．第３図は
ＳＲＡＭの断面図であるが．ｎ型不純物によるソース，
ドレイン領域下に３０３のＰ型埋込層を設けることによ
りα線によるソフトエラーに強くなることが示されてい
る．
の構造に関する． 【従来の技術】 近年、半導体を使用したＳＲＡＭやＤＲＡＭではａｌａ
によるソフトエラーが問題となっている．このα線によ
るソフトエラーの対策のため第３図のような構造が次の
文献に掲載されている． （ＩＩ．ＭＯＭＤＳＥ，
Ｔ．ＷＡＤＡ、 ＩＫＡＭ０１１ＡＩ１Ａ， ｌｌ
．ｌｓＯＩＩＥ， Ｊ．ＭＡＴＳＵＮＡＧＡ， ａｎｄ
Ｈ．ＮＯ２ＡＩｆＡ １９８４ １ＥＤＭ Ｔｅｃｌ
＋．Ｄｉｇ ｐｐ７０［ｉ〜ｐｐ７０９ ）第３図にお
いて３０１はｎ型シリコン基板、３０２はＰ型ウエル領
域，３０３はＰ型埋込層、３０４はｎ型不純物によるソ
ース、ドレインｌＪＩｔｉ！． ３ ０ ５ １；ｔケ
ート酸化膜，３０６（：ｌ’−｝電極である．第３図は
ＳＲＡＭの断面図であるが．ｎ型不純物によるソース，
ドレイン領域下に３０３のＰ型埋込層を設けることによ
りα線によるソフトエラーに強くなることが示されてい
る．
【発明が解決しようとする！！Ｉ Ｈ ］しかし、
前述の従来技術では次のような課題が生じる．ソース，
ドレイン領域下のＰ型埋込層をメモリセルのワード線ト
ランジスタのソース，ドレイン領域下に設けると，ワー
ド線トランジスタのｎ型ソース，ドレイン領域と、Ｐ
ｇウエル領域のＰＮ接合の空乏層の広がりが抑えられ．
ＰＮ接合の接合容量が増加する．その結果ビット綿容量
が増加し，メモリセルの動作が不安定になったり，書き
込み，読み出し時間が長くなったりする． また，この現象を避けるためメモリセルのセルノード部
のｎ型領域下にのみＰ型埋込層を設けようとすると，フ
ォトリングラフィ工程が必要になり，コストが増加し，
工程増により歩留まりが悪くなるという課題を有してい
た． そこで本発明は，このような課題を解決する６ので，そ
の目的とするところはａ線によるソフトエラーに強く，
動作が安定で，動作速度が速く、安価で歩留まりがよい
半導体記憶装置を提供するところにある． 【課題を解決するための千段］ 本発明の半導体記憶装置は，第１４１１１型の第１の不
純物を有する半導体基板と、前記半導体基板に形成され
た第１導電型の第１の不純物を有する第１の不純物層と
．Ｉｉ７Ｉ記半導体基板に形成された第２４４電型の第
２の不純物を有する第２の不純物層と，前記半導体基板
上に形成された第１の絶ｎ膜と，前記絶縁膜上に形成さ
れた第１の導ｔ！！膜によるゲート電極と、前記ゲート
電極の両側の前記半導体基板に設けられた第２導電型の
第３の不純物を有するソース、ドレイン領域からなるＭ
ＯＳ型トランジスタにより構成された半導体記憶装置に
おいて，前記第１の不純物層が前記ソース，トレインｆ
ｉＪＩｔｆｉ下の前記半導体基板内部に形成され，前記
第２の不純物層が前記ソース領域下あるいはドレイン領
域下にのみ形成され． ｉｉｉｉ記第２の不純物層の不
純物濃度が前記第１の不純物層の不純物濃度より潤いこ
とを特徴とする半導体記憶装置．【実 施 例】 本発明の実施例を第１図を用いて詐しく説明する．まず
，第１図（ａ）のように第ｌ導電型の第１の不純物を有
する半導体基板，ここでは不純物としてホウ素をｌ ｘ
ｌ Ｏ”ｃｍ−”含むＰ型シリコン基板１０１を１０
００℃の酸化性雰囲気で酸化を行ない２００＾のゲート
酸化ＭＵ Ｉ Ｏ ２を形成し，続いてイオン注入法に
てＰ型不純物のホウ素を注入エネルギー１６０ＫｅＶ．
ドーズｍｔｘｔＯｌ″ｃｍリでイオン注入してシリ
コン基板１０１よりホウ素濃度の遣いＰ型不純物層１０
３を形成する．次に第１図（ｂ）のようにＣＶＤ法によ
り多結晶シリコン膜を３０００人形成後，フォトエッチ
ングを行ない前記多結晶シリコン膿の不要部分を除去し
て６，多結晶シリコン膜によるゲート電ｔｉｌ１０４を
形成する．次に第１図（Ｃ）のようにゲート電極１０４
をマスクにイオン注入法にてｎ型不純物のヒ素を注入エ
ネルギー８０ＫｅＶ、ド−ズ１５ＸｆＯ”ｃｍ−”でイ
オン注入してｎ型不純物によるソース、ドレイン領域１
０５，１０６を形成する．次に第１図（ｄ）のようにＣ
ＶＤｌ去によりシリコン酸化膜１０７を６０００人形成
後、第１図（ｅ）のように，ソース領域、あるいはドレ
イン領域であるｎ型不純物層１０６上のシリコン酸化膜
１０７の不要部分をフォトエッチングにより除去してコ
ンタクトホール１０Ｂを形成する．次に第１図（ｄ）の
ようにシリコン酸化映１０７をマスクに、コンタクトホ
ール１０８内にイオン注入法によりｎ型不純物であるリ
ンを注入エネルギー３００ＫｅＶ． ドーズｆｌｔｌ
ｘｌＯ”ｃｍ−”でイオン注入する．そして不純物の活
性化のため９５０℃３０分のアニールな行なう．次に第
１図（ｅ）のようにアルミニウムを約１ｕｍスパッタ後
フォトエッチングを行ないアルミニウムによる配線層１
１０を形成する． このようにして形成した半導体装置で、ｎ型不純物層１
０５をメモリセルの記憶ノード，ゲート１ｔ極１０４を
メモリセルのワード綿，ｎ型不純物層１０８８よび１０
７をビット線拡ＩＦＩｉ層，アルミニウム電極１１０を
メモリセルのビット綿として使用すると、記憶ノードで
あるｎ型不純物層１０５の下にはシリコン基板１０１よ
り不純物濃度の濃いＰ型不純物層１０３が存在するので
このＰＮ接合の空乏層幅はそれほど広がらない．よって
α線が照射されたときの該空乏層内での電子，正孔対の
発生量が少なく、ａ，ｌｌによるソフトエラーに強くな
る．そして，ビット線拡散層のほとんどの面積を占める
ｎ型不純物層１００は，その不純物濃度はＰ型不純物層
１０３の不純物濃度より濃＜．ｎ型不純物層１０９の深
さはＰ型不純物層ｌＯ３の深さよりも深くなるので．こ
の部分でのＰ型不純物層１０３がｎ型不純物に打ち消さ
れ，ｎ聖不純物層１０３とＰ型シリコン基板１０１間の
ＰＮ接合の空乏層は，Ｐ型シリコン基板１０１内に幅広
く広がり，このＰＮ接合の接合容量は小さくなる．その
結合ビット綿容量が小さくなるのでメモリセルの動作が
安定になり，書き込み，読み出し時間が短くなる結果，
高速動作が可能になる．また本実施例による製造方法で
は，Ｐ型不純物層１０３およびｎ型不純物層１０９のイ
オン注入工程にフォト工程が必要ないので工程が短くな
りコストが下がり，歩留まりら良くなる．本実施例では
Ｐ型不純物層１０３はゲートＭｌｔ！ｉ１０４形成前に
形成したが，第２図（ａ）のようにゲート酸化膜２０２
、ゲート電極２０４を形成後第２図（ｂ）のようにホウ
素を注入エネルギー１６０ＫｅＶ． ドーズ量Ｉ Ｘ
１ ０”ａｍ−”でイオン注入し，以下は第１図（ｃ
）〜第１図（ｇ）と同じ工程で形成してち同様な効果の
ある半導体装置を製造できる． 本実施例ではワード線トランジスタにＰ型シリコン基板
に形成したＮｃｈＭＯＳ型トランジスタを使用したが、
Ｎ型シリコン基板に形成したＰｃｈＭＯｓ型トランジス
タを使用しても同様な効果がある．また本実施例ではＰ
型不純物層１０３の不純物としてホウ素を用いたが、ガ
リウム、アルミニウム，インジウムを使用してもよいし
，これらの不純物を組み合わせて導入してもよい．また
、ｎ型不純物層１０５の不純物としてヒ素を用いたが，
リン，アンチモンを使用してもよいし、これらの不純物
を組み合わせて導入してもよい．また、ｎ型不純物層１
０９の不純物としてリンを用いたが、ヒ素、アンチモン
を用いて６よいし，これらの不純物を組み合わせて導入
してちよい．また，ゲート電極１０４には多結晶シリコ
ン膜を用いたが，チタン，モリブデン、タングステン，
プラチナ，コバルト、ニッケル，タンタルなどの高融点
金属ポリサイド膜，あるいは高融点金属膜を使用して６
よい．また，ビット綿１１０にはアルミニウムを用いた
が、チタン、モリブデン，タングステン，プラチナ、ニ
ッケル，コバルト，クンクルなどの高融点金属膜を用い
てもよい．〔発明の効果１ 以上述べたように本発明の半導体記憶装置によれば，記
憶ノードの下部にのみ空乏層の広がりを抑える不純物層
が形成され、ビット綿拡敗層の下部には空乏層を広げる
ための不純物が形成され，それらの不純物層の形成がセ
ルファラインで行なわれるため，α線によるソフトエラ
ーが少なく、ビット線容量の少ない，高信頼性，高速、
高性能でかつ低コストの半導体記憶装置を提供できる効
果がある．
前述の従来技術では次のような課題が生じる．ソース，
ドレイン領域下のＰ型埋込層をメモリセルのワード線ト
ランジスタのソース，ドレイン領域下に設けると，ワー
ド線トランジスタのｎ型ソース，ドレイン領域と、Ｐ
ｇウエル領域のＰＮ接合の空乏層の広がりが抑えられ．
ＰＮ接合の接合容量が増加する．その結果ビット綿容量
が増加し，メモリセルの動作が不安定になったり，書き
込み，読み出し時間が長くなったりする． また，この現象を避けるためメモリセルのセルノード部
のｎ型領域下にのみＰ型埋込層を設けようとすると，フ
ォトリングラフィ工程が必要になり，コストが増加し，
工程増により歩留まりが悪くなるという課題を有してい
た． そこで本発明は，このような課題を解決する６ので，そ
の目的とするところはａ線によるソフトエラーに強く，
動作が安定で，動作速度が速く、安価で歩留まりがよい
半導体記憶装置を提供するところにある． 【課題を解決するための千段］ 本発明の半導体記憶装置は，第１４１１１型の第１の不
純物を有する半導体基板と、前記半導体基板に形成され
た第１導電型の第１の不純物を有する第１の不純物層と
．Ｉｉ７Ｉ記半導体基板に形成された第２４４電型の第
２の不純物を有する第２の不純物層と，前記半導体基板
上に形成された第１の絶ｎ膜と，前記絶縁膜上に形成さ
れた第１の導ｔ！！膜によるゲート電極と、前記ゲート
電極の両側の前記半導体基板に設けられた第２導電型の
第３の不純物を有するソース、ドレイン領域からなるＭ
ＯＳ型トランジスタにより構成された半導体記憶装置に
おいて，前記第１の不純物層が前記ソース，トレインｆ
ｉＪＩｔｆｉ下の前記半導体基板内部に形成され，前記
第２の不純物層が前記ソース領域下あるいはドレイン領
域下にのみ形成され． ｉｉｉｉ記第２の不純物層の不
純物濃度が前記第１の不純物層の不純物濃度より潤いこ
とを特徴とする半導体記憶装置．【実 施 例】 本発明の実施例を第１図を用いて詐しく説明する．まず
，第１図（ａ）のように第ｌ導電型の第１の不純物を有
する半導体基板，ここでは不純物としてホウ素をｌ ｘ
ｌ Ｏ”ｃｍ−”含むＰ型シリコン基板１０１を１０
００℃の酸化性雰囲気で酸化を行ない２００＾のゲート
酸化ＭＵ Ｉ Ｏ ２を形成し，続いてイオン注入法に
てＰ型不純物のホウ素を注入エネルギー１６０ＫｅＶ．
ドーズｍｔｘｔＯｌ″ｃｍリでイオン注入してシリ
コン基板１０１よりホウ素濃度の遣いＰ型不純物層１０
３を形成する．次に第１図（ｂ）のようにＣＶＤ法によ
り多結晶シリコン膜を３０００人形成後，フォトエッチ
ングを行ない前記多結晶シリコン膿の不要部分を除去し
て６，多結晶シリコン膜によるゲート電ｔｉｌ１０４を
形成する．次に第１図（Ｃ）のようにゲート電極１０４
をマスクにイオン注入法にてｎ型不純物のヒ素を注入エ
ネルギー８０ＫｅＶ、ド−ズ１５ＸｆＯ”ｃｍ−”でイ
オン注入してｎ型不純物によるソース、ドレイン領域１
０５，１０６を形成する．次に第１図（ｄ）のようにＣ
ＶＤｌ去によりシリコン酸化膜１０７を６０００人形成
後、第１図（ｅ）のように，ソース領域、あるいはドレ
イン領域であるｎ型不純物層１０６上のシリコン酸化膜
１０７の不要部分をフォトエッチングにより除去してコ
ンタクトホール１０Ｂを形成する．次に第１図（ｄ）の
ようにシリコン酸化映１０７をマスクに、コンタクトホ
ール１０８内にイオン注入法によりｎ型不純物であるリ
ンを注入エネルギー３００ＫｅＶ． ドーズｆｌｔｌ
ｘｌＯ”ｃｍ−”でイオン注入する．そして不純物の活
性化のため９５０℃３０分のアニールな行なう．次に第
１図（ｅ）のようにアルミニウムを約１ｕｍスパッタ後
フォトエッチングを行ないアルミニウムによる配線層１
１０を形成する． このようにして形成した半導体装置で、ｎ型不純物層１
０５をメモリセルの記憶ノード，ゲート１ｔ極１０４を
メモリセルのワード綿，ｎ型不純物層１０８８よび１０
７をビット線拡ＩＦＩｉ層，アルミニウム電極１１０を
メモリセルのビット綿として使用すると、記憶ノードで
あるｎ型不純物層１０５の下にはシリコン基板１０１よ
り不純物濃度の濃いＰ型不純物層１０３が存在するので
このＰＮ接合の空乏層幅はそれほど広がらない．よって
α線が照射されたときの該空乏層内での電子，正孔対の
発生量が少なく、ａ，ｌｌによるソフトエラーに強くな
る．そして，ビット線拡散層のほとんどの面積を占める
ｎ型不純物層１００は，その不純物濃度はＰ型不純物層
１０３の不純物濃度より濃＜．ｎ型不純物層１０９の深
さはＰ型不純物層ｌＯ３の深さよりも深くなるので．こ
の部分でのＰ型不純物層１０３がｎ型不純物に打ち消さ
れ，ｎ聖不純物層１０３とＰ型シリコン基板１０１間の
ＰＮ接合の空乏層は，Ｐ型シリコン基板１０１内に幅広
く広がり，このＰＮ接合の接合容量は小さくなる．その
結合ビット綿容量が小さくなるのでメモリセルの動作が
安定になり，書き込み，読み出し時間が短くなる結果，
高速動作が可能になる．また本実施例による製造方法で
は，Ｐ型不純物層１０３およびｎ型不純物層１０９のイ
オン注入工程にフォト工程が必要ないので工程が短くな
りコストが下がり，歩留まりら良くなる．本実施例では
Ｐ型不純物層１０３はゲートＭｌｔ！ｉ１０４形成前に
形成したが，第２図（ａ）のようにゲート酸化膜２０２
、ゲート電極２０４を形成後第２図（ｂ）のようにホウ
素を注入エネルギー１６０ＫｅＶ． ドーズ量Ｉ Ｘ
１ ０”ａｍ−”でイオン注入し，以下は第１図（ｃ
）〜第１図（ｇ）と同じ工程で形成してち同様な効果の
ある半導体装置を製造できる． 本実施例ではワード線トランジスタにＰ型シリコン基板
に形成したＮｃｈＭＯＳ型トランジスタを使用したが、
Ｎ型シリコン基板に形成したＰｃｈＭＯｓ型トランジス
タを使用しても同様な効果がある．また本実施例ではＰ
型不純物層１０３の不純物としてホウ素を用いたが、ガ
リウム、アルミニウム，インジウムを使用してもよいし
，これらの不純物を組み合わせて導入してもよい．また
、ｎ型不純物層１０５の不純物としてヒ素を用いたが，
リン，アンチモンを使用してもよいし、これらの不純物
を組み合わせて導入してもよい．また、ｎ型不純物層１
０９の不純物としてリンを用いたが、ヒ素、アンチモン
を用いて６よいし，これらの不純物を組み合わせて導入
してちよい．また，ゲート電極１０４には多結晶シリコ
ン膜を用いたが，チタン，モリブデン、タングステン，
プラチナ，コバルト、ニッケル，タンタルなどの高融点
金属ポリサイド膜，あるいは高融点金属膜を使用して６
よい．また，ビット綿１１０にはアルミニウムを用いた
が、チタン、モリブデン，タングステン，プラチナ、ニ
ッケル，コバルト，クンクルなどの高融点金属膜を用い
てもよい．〔発明の効果１ 以上述べたように本発明の半導体記憶装置によれば，記
憶ノードの下部にのみ空乏層の広がりを抑える不純物層
が形成され、ビット綿拡敗層の下部には空乏層を広げる
ための不純物が形成され，それらの不純物層の形成がセ
ルファラインで行なわれるため，α線によるソフトエラ
ーが少なく、ビット線容量の少ない，高信頼性，高速、
高性能でかつ低コストの半導体記憶装置を提供できる効
果がある．
第１図（ａ）〜（ｇ）は本発明による半導体記憶装置の
製造方法を示す工程順断面図，第２図（ａ）〜（ｂ）は
本発明の他の実施例による半導体記憶装置の製造方法を
示す工程順断面図． 第３図は従来例による半導体記憶装置の断面図である． １０１．２０１・・・Ｐ型半導体基板 ３０１・・・・・・・ｎ型半導体基板 １０２， ２０２， ３０５ ゲート酸化膿 ３０２・・・・・・・Ｐ型ウエル領域 １０３、２０３．３０３ １０４， ２０４， １０６． ｌ ０ ５， １０７ ・ １０９ ・ １１０ ・・Ｐ型不純物層 ３０６ ・・ゲート電極 ３０４ ・・ｎ型不純物層によるソー ス、ドレイン領域 ・・シリコン酸化膜 ・・ソース，ドレイン領域よ り４１深い領域にあるｎ型 不純物層 ・・アルミニウム１ｉ極 以上
製造方法を示す工程順断面図，第２図（ａ）〜（ｂ）は
本発明の他の実施例による半導体記憶装置の製造方法を
示す工程順断面図． 第３図は従来例による半導体記憶装置の断面図である． １０１．２０１・・・Ｐ型半導体基板 ３０１・・・・・・・ｎ型半導体基板 １０２， ２０２， ３０５ ゲート酸化膿 ３０２・・・・・・・Ｐ型ウエル領域 １０３、２０３．３０３ １０４， ２０４， １０６． ｌ ０ ５， １０７ ・ １０９ ・ １１０ ・・Ｐ型不純物層 ３０６ ・・ゲート電極 ３０４ ・・ｎ型不純物層によるソー ス、ドレイン領域 ・・シリコン酸化膜 ・・ソース，ドレイン領域よ り４１深い領域にあるｎ型 不純物層 ・・アルミニウム１ｉ極 以上
Claims (1)
- 第１導電型の第１の不純物を有する半導体基板と、前記
半導体基板に形成された第１導電型の第１の不純物を有
する第１の不純物層と、前記半導体基板に形成された第
２導電型の第２の不純物を有する第２の不純物層と、前
記半導体基板上に形成された第１の導電膜と、前記絶縁
膜上に形成された第１の導電膜によるゲート電極と、前
記ゲート電極の両側の前記半導体基板に設けられた第２
導電型の第３の不純物を有するソース、ドレイン領域か
らなるＭＯＳ型トランジスタにより構成された半導体記
憶装置において、前記第１の不純物層が前記ソース、ド
レイン領域下の前記半導体基板内部に形成され、前記第
２の不純物層が前記ソース領域下あるいはドレイン領域
下にのみ形成され、前記第２の不純物層の不純物濃度が
前記第１の不純物層の不純物濃度より濃いことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154000A JPH0319361A (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154000A JPH0319361A (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319361A true JPH0319361A (ja) | 1991-01-28 |
Family
ID=15574725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154000A Pending JPH0319361A (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319361A (ja) |
-
1989
- 1989-06-16 JP JP1154000A patent/JPH0319361A/ja active Pending
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