JPH03194926A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH03194926A
JPH03194926A JP33420189A JP33420189A JPH03194926A JP H03194926 A JPH03194926 A JP H03194926A JP 33420189 A JP33420189 A JP 33420189A JP 33420189 A JP33420189 A JP 33420189A JP H03194926 A JPH03194926 A JP H03194926A
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JP
Japan
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photoresist
metal film
film
width
aperture
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JP33420189A
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Tsutomu Yamaguchi
勤 山口
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

PURPOSE:To form a narrow electrode without being restricted by the line width obtained by transferring a mask pattern of exposure to photoresist, by a method wherein the width of an aperture is made small by forming a first metal film having compressive stress on the photoresist provided with the aperture. CONSTITUTION:The following are contained; a process that photoresist 13 is formed on a substrate 10, a process that an aperture 14 is formed in the photoresist 13, a process that a first metal film 15 having compressive stress is formed on the whole surface and the width of the aperture is narrowed, a process that a second metal film 16 is formed on the whole surface, a process that the photoresist 13 and the first and the second metal films 15, 16 on the photoresist 13 are eliminated, and a process that the left first metal film 15 is etched by using the left second metal film 16 as a mash. For example, the photoresist 13 having the aperture 14 of 0.5mum in width is formed to be 1mum thick, and a W film 15 having compressive stress is formed to be 300Angstrom thick on the whole surface by sputtering method. Hence, by the effect of compressive stress of the W film 15, the width of the aperture 14 becomes smaller than 0.5mum, and the aperture becomes 0.2mum wide.

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は、半導体装置め製造方法に関し、特に微細な線
幅の電極や配線を形成する方法に関する。
DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for forming electrodes and interconnections with fine line widths.

(ロ)従来の技術 半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にフオトレジストを
塗布し、該フォトレジストを選択的に露光し、現像して
フオトレジストを開孔し、その上から電極材料を蒸着さ
せ、フォトレジストとフォトレジスト上の電極材料を除
去することで、フオトレジストの開孔部分のみで基板上
に電極を形成するものである。
(b) Prior Art Lift-off is a method for selectively forming electrodes and wiring in a semiconductor device. This involves coating a photoresist on a substrate, selectively exposing the photoresist, developing it to open holes in the photoresist, and depositing an electrode material on top of the photoresist to separate the photoresist and the electrode material on the photoresist. By removing the photoresist, electrodes are formed on the substrate using only the openings of the photoresist.

一般にフォトレジストの選択的な露光はマスクを用いて
行われる。紫外線あるいは、遠紫外線による露光で開孔
されたフォトレジストをマスクとして用いて形成した電
極の実現可能な最小線幅は0.5μm程度である。これ
以下の線幅を得る手段としては、X線による露光、エキ
シマレーザによる露光、あるいはマスクを用いずにフオ
トレジストを電子ビームで直接描画するものがある。 
しかし、X線露光の場合、X線露光用マスクの製作が難
しく、多くの工程を必要とし製作コストが高く、エキシ
マレーザ露光の場合、露光源が短寿命である等、露光装
置の技術が確立していない。また、電子ビームで直接描
画する場合は、描画時間が非常に長くなるので、製造能
率が極端に悪く量産には不向きであるといった欠点を有
している。
Generally, selective exposure of photoresist is performed using a mask. The minimum realizable line width of an electrode formed using a photoresist with holes opened by exposure to ultraviolet rays or deep ultraviolet rays as a mask is about 0.5 μm. Means for obtaining a line width smaller than this include exposure to X-rays, exposure to excimer laser, or direct writing of the photoresist with an electron beam without using a mask.
However, in the case of X-ray exposure, it is difficult to manufacture an X-ray exposure mask, requiring many steps and the production cost is high, and in the case of excimer laser exposure, the exposure source has a short lifespan. I haven't. Furthermore, direct drawing with an electron beam requires a very long drawing time, which has the drawback of extremely low manufacturing efficiency and making it unsuitable for mass production.

これらの技術は5olid 5tate techno
logy/日本版/August 1986 p52−
591”高速GaAs  FETのためのマイクロリン
グラフィ技術」に詳しい。
These technologies are 5solid 5tate techno
logy/Japanese version/August 1986 p52-
591 "Microphosphorography technology for high-speed GaAs FETs".

電界効果型トランジスタ(FET) 、特にGaAsを
用いたショットキ障害によるFETや、ヘテロ接合界面
に蓄積する高移動電子を利用したHEMT、特にG a
 A s / A I G a A s へテロ接合を
有するHEMTは高電子移動度を有するので超高周波素
子として使用される。FETやHEMTのマイクロ波特
性を向上させる(特に雑音指数の低下)には、ゲート長
の短縮が必要である。
Field-effect transistors (FETs), especially FETs using GaAs using Schottky failure, and HEMTs using highly mobile electrons accumulated at heterojunction interfaces, especially GaAs
HEMTs having an As/AIGaAs heterojunction have high electron mobility and are therefore used as ultra-high frequency devices. In order to improve the microwave characteristics of FETs and HEMTs (particularly to reduce the noise figure), it is necessary to shorten the gate length.

(ハ)発明が解決しようとする課題 上述ノ如く、FET、HEMTのマイクロ波特性を向上
させる為にはゲート長を短くする必要があるにもかかわ
らず、その線幅はマスクパターンの転写で得られるフォ
トレジストの開孔の幅で制限されていた。更にX線露光
、エキシマレーザ露光、あるいは電子ビームによる直接
描画は技術が確立されてなかったり、生産性が悪く量産
には不向きであった。
(c) Problems to be Solved by the Invention As mentioned above, although it is necessary to shorten the gate length in order to improve the microwave characteristics of FETs and HEMTs, the line width is limited by the transfer of the mask pattern. The width of the openings in the resulting photoresist was limiting. Furthermore, the techniques for direct writing using X-ray exposure, excimer laser exposure, or electron beams have not been established, or the productivity is poor, making them unsuitable for mass production.

本発明は従来の紫外線あるいは遠紫外線等を用いた[、
によるマスクパターンのフオトレジストへの転写によっ
て得られる線幅に制限される事なく、より狭い幅の電極
を形成することを目的とするものである。
The present invention uses conventional ultraviolet rays or far ultraviolet rays [,
The purpose of this method is to form electrodes with a narrower width without being limited by the line width obtained by transferring a mask pattern to a photoresist.

(ニ)課題を解決するための手段 本発明は、基板上にフオトレジストを形成する工程と、
前記フォトレジストに開孔を形成する工程と、全面に圧
縮性応力を有する第1の金属膜を形成し、前記開孔の幅
を小さくする工程と、全面に第2の金属膜を形成する工
程と、前記フォトレジスト及び該フォトレジスト上の前
記第1、第2の金属膜を除去する工程と、残存する前記
第2の金属膜をマスクとして残存する前記第1の金属膜
をエツチングする工程と、を含むことを特徴とする半導
体装置の製造方法である。
(D) Means for Solving the Problems The present invention comprises a step of forming a photoresist on a substrate;
a step of forming an opening in the photoresist, a step of forming a first metal film having compressive stress over the entire surface to reduce the width of the opening, and a step of forming a second metal film over the entire surface. a step of removing the photoresist and the first and second metal films on the photoresist; and a step of etching the remaining first metal film using the remaining second metal film as a mask. A method of manufacturing a semiconductor device is characterized in that it includes the steps of:

(ホ)作 用 金属膜の応力は、−船釣に次式で与えられる。(e) Production The stress of the metal film is given by the following equation.

a=Es−D”/ (3d・ (1−Vs)−4’) 
 ・δここで、σ:応力、ES:ヤング率、 Vs:ポアッソン比、D=上下部基板厚さ、d:膜厚、
δ:変位量、2:金属膜の長さである(第3図参照)。
a=Es-D"/ (3d・(1-Vs)-4')
・δ Here, σ: stress, ES: Young's modulus, Vs: Poisson's ratio, D = upper and lower substrate thickness, d: film thickness,
δ: displacement, 2: length of the metal film (see Figure 3).

上式から明らかなように、金属膜の応力σが大きい程、
基板の変位量(そり:δ)が大きくなる。
As is clear from the above equation, the larger the stress σ of the metal film, the
The amount of displacement (warpage: δ) of the substrate increases.

従って、下部の基板が開孔を有したフオトレジストの場
合、金属膜の応力σによって開孔の幅が大きくなったり
小さくなったりする(第4図a、b参照)。
Therefore, when the lower substrate is a photoresist with openings, the width of the openings increases or decreases depending on the stress σ of the metal film (see FIGS. 4a and 4b).

第4図aに示す如く開孔の幅が大きくなる場合の金属膜
の応力は引張り性応力といい、第4図すに示す如く開化
の幅が小さくなる場合の金属膜の応力は圧縮性応力とい
う。
The stress in the metal film when the width of the opening increases as shown in Figure 4a is called tensile stress, and the stress in the metal film when the width of the opening decreases as shown in Figure 4a is compressive stress. That's what it means.

上述の説明から明らかなように、開孔を有するフォトレ
ジスト上に圧縮性応力を有する金属膜を形成することに
より、開孔の幅が小さくなる。
As is clear from the above description, by forming a metal film having compressive stress on a photoresist having an opening, the width of the opening becomes smaller.

(へ)実施例 本発明方法をME S F ETの作製に適用した第1
の実施例について第1図a乃至dを参照しつつ説明する
(f) Example 1 in which the method of the present invention is applied to the production of MESFET
Examples will be described with reference to FIGS. 1a to 1d.

半絶縁性にaAs基板10にシリコンイオンを加速電圧
30kV、ドーズ量5X10’伯〔1で注入してn型イ
オン注入層11を形成した後、全面にスパッタリング法
によりタングステンシリサイド(WSix)膜12を3
000人形成する。その後、800℃、20分間の熱処
理をすることによりn型イオン注入層11を活性化する
。続いて、0 、51m幅の開孔14を有するフオトレ
ジスト13をlpm形成する(第1図a)。フオトレジ
スト13の開孔14は、遠紫外線を用いることで形成し
た。
After forming an n-type ion implantation layer 11 by implanting silicon ions into a semi-insulating aAs substrate 10 at an acceleration voltage of 30 kV and a dose of 5 x 10', a tungsten silicide (WSix) film 12 is formed on the entire surface by sputtering. 3
Form 000 people. Thereafter, the n-type ion implantation layer 11 is activated by heat treatment at 800° C. for 20 minutes. Subsequently, a photoresist 13 having an opening 14 with a width of 0.51 m is formed in a thickness of 1pm (FIG. 1a). The openings 14 in the photoresist 13 were formed using deep ultraviolet rays.

全面にスパッタリング法により圧縮性応力を有するタン
グステンCW”)膜(第1の金属膜)15を300人形
成する(第1図b)。すると、W膜15の圧縮性応力に
よって、開孔14の幅は0.5pmよりも小さいQ、2
pmとなる。スパッタリング時の条件を適宜調整するこ
とにより圧縮性応力を有するW膜15を形成でき、本実
施例では、前記条件をパワー0.3kW、Arガス圧5
mmTorr、時間3分とした。なお、Arガス圧を数
+mn+Torrとすると引張り性応力となる。
A tungsten CW'' film (first metal film) 15 having compressive stress is formed on the entire surface by sputtering (Fig. 1b).Then, the compressive stress of the W film 15 causes the openings 14 to be Width is less than 0.5pm Q,2
pm. The W film 15 having compressive stress can be formed by appropriately adjusting the sputtering conditions, and in this example, the conditions were set to 0.3 kW power and 5 Ar gas pressure.
mmTorr and time was 3 minutes. Note that if the Ar gas pressure is several + mn + Torr, it becomes tensile stress.

全面に電子ビーム蒸着法によりチタン(Ti)300人
/金(Au)1700人からなるゲート電極材料(第2
の金属膜)16を形成する(第1図C)。
A gate electrode material (second
16 (FIG. 1C).

フォトレジスト13を除去することにより、該フォトレ
ジスト13上のW膜15及びゲート電極材料16を除去
し残存するゲート電極材料16をマスクとして四フッ化
炭素(CF、)と酸素(O3)の混合ガスを用いた異方
性エツチングによりWSix膜12及びW膜15をエツ
チングしてゲート電極17を形成する。このゲート電極
17のゲート長は開孔14の幅に対応するため、0.2
μmとなる。最後に、オーミック電極が形成される予定
の場所に開化を有するフォトレジストを形成し、電子ビ
ーム蒸着法によりAu、Ge/Ni/AU等からなるオ
ーミック電極材料を形成し、リフトオフ法によりオーミ
ック電極18を形成することでMESFETが完成する
(第1図d)。
By removing the photoresist 13, the W film 15 and gate electrode material 16 on the photoresist 13 are removed, and carbon tetrafluoride (CF) and oxygen (O3) are mixed using the remaining gate electrode material 16 as a mask. The gate electrode 17 is formed by etching the WSix film 12 and the W film 15 by anisotropic etching using gas. The gate length of this gate electrode 17 corresponds to the width of the opening 14, so it is 0.2
It becomes μm. Finally, a photoresist with an aperture is formed at the location where the ohmic electrode is to be formed, an ohmic electrode material made of Au, Ge/Ni/AU, etc. is formed by electron beam evaporation, and the ohmic electrode 18 is formed by a lift-off method. The MESFET is completed by forming (FIG. 1d).

なお、本実施例では良好なショット特性を得るためにW
膜と基板の間にW膜よりも耐熱性に優れたWSix膜を
介在させたが、このWSix膜は必ずしも必要ではない
Note that in this example, in order to obtain good shot characteristics, W
Although the WSix film, which has better heat resistance than the W film, is interposed between the film and the substrate, this WSix film is not necessarily necessary.

次に、本発明をセルファライン構造のMESFETの作
製に適用した第2の実施例について第2図a乃至dを参
照しつつ説明する。
Next, a second embodiment in which the present invention is applied to the production of a MESFET with a self-line structure will be described with reference to FIGS. 2a to 2d.

半絶縁性GaAs基板20にシリコンイオンを加速電圧
30kV、ドーズ量5 X 10 ”cm−”で注入し
てn型イオン注入層21を形成した後、0゜FBm幅の
開孔23を有するフォトレジスト22をlpm形成する
(第2図a)。
After forming an n-type ion implantation layer 21 by implanting silicon ions into a semi-insulating GaAs substrate 20 at an acceleration voltage of 30 kV and a dose of 5 x 10 "cm-", a photoresist having an opening 23 with a width of 0° FBm is formed. 22 is formed lpm (Fig. 2a).

全面にスパッタリング法により圧縮性応力を有するW膜
(第1の金属膜)24を1000人形成する。すると、
W膜24の圧縮性応力によって、開孔23の幅は0 、
5 #mよりも小さい0.1pmとなる。本実施例では
前記条件をパワー0.3kW、Arガス圧5mmTor
r、時間10分とした。
A W film (first metal film) 24 having compressive stress is formed by 1000 people on the entire surface by sputtering. Then,
Due to the compressive stress of the W film 24, the width of the opening 23 is 0.
5 #m is 0.1 pm, which is smaller than #m. In this example, the above conditions are: power 0.3 kW, Ar gas pressure 5 mm Tor.
r, time was 10 minutes.

全面に電子ビーム蒸着法によりTi 300人/Au1
700人からなるゲート電極材料(第2の金属膜)25
を形成する(第2図b)。
Ti 300/Au1 by electron beam evaporation method on the entire surface
Gate electrode material (second metal film) consisting of 700 people 25
(Figure 2b).

フォトレジスト22を除去することにより、該フォトレ
ジスト22上のW膜24及びゲート電極材料25を除去
し、残存するゲート電極材料25及びW膜24をマスク
としてシリコンイオンを加速電圧100kV、  ドー
ズ量3X10”cm−1で注入してn+イオン注入層2
6を形成する(第2図C)。このイオン注入では、W膜
24下に該W膜24を通りぬけたシリコンイオンにより
浅いn“イオン注入層27が形成されるので、直列抵抗
を低減するのに効果的である。
By removing the photoresist 22, the W film 24 and gate electrode material 25 on the photoresist 22 are removed, and silicon ions are accelerated using the remaining gate electrode material 25 and W film 24 as masks at a voltage of 100 kV and a dose of 3X10. "cm-1 implantation to form n+ ion implantation layer 2
6 (Figure 2C). In this ion implantation, a shallow n'' ion implantation layer 27 is formed under the W film 24 by the silicon ions that have passed through the W film 24, which is effective in reducing the series resistance.

そして、残存するゲート電極材料25をマスクとしてC
F、とO8の混合ガスを用いた異方性エツチングにより
W膜24をエツチングしてゲート電極28を形成する。
Then, using the remaining gate electrode material 25 as a mask, C
The gate electrode 28 is formed by etching the W film 24 by anisotropic etching using a mixed gas of F and O8.

このゲート電極28のゲート長は開孔23の幅に対応す
るため、0 、1 pmとなる。最後に、800℃、2
0分間の熱処理をすることによりn型イオン注入層21
及びn′″イオン注入層26.27を活性化した後、オ
ーミック電極が形成される予定の場所に開孔を有するフ
ォトレジストを形成し、電子ビーム蒸着法により、Au
−Ge/N i/Au等からなるオーミック電極材料を
形成し、リフトオフ法によりオーミック電極29を形成
することでセルファライン構造のME S F ETが
完成する(第2図d)。
The gate length of this gate electrode 28 corresponds to the width of the opening 23, so it is 0.1 pm. Finally, 800℃, 2
By performing heat treatment for 0 minutes, the n-type ion implantation layer 21
After activating the ion-implanted layers 26 and 27, a photoresist with openings is formed at the locations where the ohmic electrodes are to be formed, and Au is deposited by electron beam evaporation.
By forming an ohmic electrode material made of -Ge/Ni/Au, etc., and forming an ohmic electrode 29 by a lift-off method, a ME SFET with a self-line structure is completed (FIG. 2d).

なお、上述の各実施例では圧縮性応力を有する第1の金
属膜としてW膜を用いたが、この他にWS i N、W
N、WAl等を用いることができる。
In addition, in each of the above-mentioned examples, a W film was used as the first metal film having compressive stress, but in addition to this, WSiN, W
N, WAl, etc. can be used.

(ト)発明の効果 本発明は以上の説明から明らかな如く、開孔を有するフ
オトレジスト上に圧縮性応力を有する第1の金属膜を形
成することにより、該開孔の幅は小さくなくなる。すな
わち、従来のフォトエツチングで実現可能な線幅よりも
短いゲート長のゲート電極を得ることができ、FET、
HEMTの特性の大幅な改善を図ることができる。
(G) Effects of the Invention As is clear from the above description, the width of the openings is not reduced by forming the first metal film having compressive stress on the photoresist having the openings. In other words, it is possible to obtain a gate electrode with a gate length shorter than the line width that can be achieved with conventional photoetching, and it is possible to
It is possible to significantly improve the characteristics of HEMT.

【図面の簡単な説明】[Brief explanation of drawings]

第1図a乃至dは本発明の第1の実施例を説明するため
の工程説明図、第2図a乃至dは本発明の第2の実施例
を説明するための工程説明図、第3図は金属膜の応力を
説明するための図、第4図a及びbはフォトレジストの
開孔幅の変化を説明するための図である。 10.20−・・半絶縁性GaAs基板、11.21・
・・n型イオン注入層、13.22・・・フオトレジス
ト、14.23・・・開孔、15.24・・・W膜、】
7.18・・・ゲート電極。 第1図
FIGS. 1 a to d are process explanatory diagrams for explaining the first embodiment of the present invention, FIGS. 2 a to d are process explanatory diagrams for explaining the second embodiment of the present invention, and FIG. The figure is a diagram for explaining the stress in the metal film, and FIGS. 4a and 4b are diagrams for explaining the change in the opening width of the photoresist. 10.20-...Semi-insulating GaAs substrate, 11.21-
...N-type ion implantation layer, 13.22...Photoresist, 14.23...Open hole, 15.24...W film,]
7.18...Gate electrode. Figure 1

Claims (1)

【特許請求の範囲】[Claims] 1、基板上にフォトレジストを形成する工程と、前記フ
オトレジストに開孔を形成する工程と、全面に圧縮性応
力を有する第1の金属膜を形成し、前記開孔の幅を小さ
くする工程と、全面に第2の金属膜を形成する工程と、
前記フォトレジスト及び該フォトレジスト上の前記第1
、第2の金属膜を除去する工程と、残存する前記第2の
金属膜をマスクとして残存する前記第1の金属膜をエッ
チングする工程と、を含むことを特徴とする半導体装置
の製造方法。
1. A step of forming a photoresist on a substrate, a step of forming an opening in the photoresist, and a step of forming a first metal film having compressive stress on the entire surface to reduce the width of the opening. and a step of forming a second metal film on the entire surface,
the photoresist and the first photoresist on the photoresist;
A method for manufacturing a semiconductor device, comprising: removing a second metal film; and etching the remaining first metal film using the remaining second metal film as a mask.
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2020123609A (en) * 2019-01-29 2020-08-13 日亜化学工業株式会社 Method for manufacturing light emitting device
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