JPH03194926A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置め製造方法に関し、特に微細な線
幅の電極や配線を形成する方法に関する。

（ロ）従来の技術 半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にフオトレジストを
塗布し、該フォトレジストを選択的に露光し、現像して
フオトレジストを開孔し、その上から電極材料を蒸着さ
せ、フォトレジストとフォトレジスト上の電極材料を除
去することで、フオトレジストの開孔部分のみで基板上
に電極を形成するものである。

一般にフォトレジストの選択的な露光はマスクを用いて
行われる。紫外線あるいは、遠紫外線による露光で開孔
されたフォトレジストをマスクとして用いて形成した電
極の実現可能な最小線幅は０．５μｍ程度である。これ
以下の線幅を得る手段としては、Ｘ線による露光、エキ
シマレーザによる露光、あるいはマスクを用いずにフオ
トレジストを電子ビームで直接描画するものがある。　
しかし、Ｘ線露光の場合、Ｘ線露光用マスクの製作が難
しく、多くの工程を必要とし製作コストが高く、エキシ
マレーザ露光の場合、露光源が短寿命である等、露光装
置の技術が確立していない。また、電子ビームで直接描
画する場合は、描画時間が非常に長くなるので、製造能
率が極端に悪く量産には不向きであるといった欠点を有
している。

これらの技術は５ｏｌｉｄ　５ｔａｔｅ　ｔｅｃｈｎｏ
ｌｏｇｙ／日本版／Ａｕｇｕｓｔ　１９８６　ｐ５２−
５９１”高速ＧａＡｓ　　ＦＥＴのためのマイクロリン
グラフィ技術」に詳しい。

電界効果型トランジスタ（ＦＥＴ）　、特にＧａＡｓを
用いたショットキ障害によるＦＥＴや、ヘテロ接合界面
に蓄積する高移動電子を利用したＨＥＭＴ、特にＧ　ａ
　Ａ　ｓ　／　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　へテロ接合を
有するＨＥＭＴは高電子移動度を有するので超高周波素
子として使用される。ＦＥＴやＨＥＭＴのマイクロ波特
性を向上させる（特に雑音指数の低下）には、ゲート長
の短縮が必要である。

（ハ）発明が解決しようとする課題 上述ノ如く、ＦＥＴ、ＨＥＭＴのマイクロ波特性を向上
させる為にはゲート長を短くする必要があるにもかかわ
らず、その線幅はマスクパターンの転写で得られるフォ
トレジストの開孔の幅で制限されていた。更にＸ線露光
、エキシマレーザ露光、あるいは電子ビームによる直接
描画は技術が確立されてなかったり、生産性が悪く量産
には不向きであった。

本発明は従来の紫外線あるいは遠紫外線等を用いた［、
によるマスクパターンのフオトレジストへの転写によっ
て得られる線幅に制限される事なく、より狭い幅の電極
を形成することを目的とするものである。

（ニ）課題を解決するための手段 本発明は、基板上にフオトレジストを形成する工程と、
前記フォトレジストに開孔を形成する工程と、全面に圧
縮性応力を有する第１の金属膜を形成し、前記開孔の幅
を小さくする工程と、全面に第２の金属膜を形成する工
程と、前記フォトレジスト及び該フォトレジスト上の前
記第１、第２の金属膜を除去する工程と、残存する前記
第２の金属膜をマスクとして残存する前記第１の金属膜
をエツチングする工程と、を含むことを特徴とする半導
体装置の製造方法である。

（ホ）作　用 金属膜の応力は、−船釣に次式で与えられる。

ａ＝Ｅｓ−Ｄ”／　（３ｄ・　（１−Ｖｓ）−４’）　
　・δここで、σ：応力、ＥＳ：ヤング率、 Ｖｓ：ポアッソン比、Ｄ＝上下部基板厚さ、ｄ：膜厚、
δ：変位量、２：金属膜の長さである（第３図参照）。

上式から明らかなように、金属膜の応力σが大きい程、
基板の変位量（そり：δ）が大きくなる。

従って、下部の基板が開孔を有したフオトレジストの場
合、金属膜の応力σによって開孔の幅が大きくなったり
小さくなったりする（第４図ａ、ｂ参照）。

第４図ａに示す如く開孔の幅が大きくなる場合の金属膜
の応力は引張り性応力といい、第４図すに示す如く開化
の幅が小さくなる場合の金属膜の応力は圧縮性応力とい
う。

上述の説明から明らかなように、開孔を有するフォトレ
ジスト上に圧縮性応力を有する金属膜を形成することに
より、開孔の幅が小さくなる。

（へ）実施例 本発明方法をＭＥ　Ｓ　Ｆ　ＥＴの作製に適用した第１
の実施例について第１図ａ乃至ｄを参照しつつ説明する
。

半絶縁性にａＡｓ基板１０にシリコンイオンを加速電圧
３０ｋＶ、ドーズ量５Ｘ１０’伯〔１で注入してｎ型イ
オン注入層１１を形成した後、全面にスパッタリング法
によりタングステンシリサイド（ＷＳｉｘ）膜１２を３
０００人形成する。その後、８００℃、２０分間の熱処
理をすることによりｎ型イオン注入層１１を活性化する
。続いて、０　、５１ｍ幅の開孔１４を有するフオトレ
ジスト１３をｌｐｍ形成する（第１図ａ）。フオトレジ
スト１３の開孔１４は、遠紫外線を用いることで形成し
た。

全面にスパッタリング法により圧縮性応力を有するタン
グステンＣＷ”）膜（第１の金属膜）１５を３００人形
成する（第１図ｂ）。すると、Ｗ膜１５の圧縮性応力に
よって、開孔１４の幅は０．５ｐｍよりも小さいＱ、２
ｐｍとなる。スパッタリング時の条件を適宜調整するこ
とにより圧縮性応力を有するＷ膜１５を形成でき、本実
施例では、前記条件をパワー０．３ｋＷ、Ａｒガス圧５
ｍｍＴｏｒｒ、時間３分とした。なお、Ａｒガス圧を数
＋ｍｎ＋Ｔｏｒｒとすると引張り性応力となる。

全面に電子ビーム蒸着法によりチタン（Ｔｉ）３００人
／金（Ａｕ）１７００人からなるゲート電極材料（第２
の金属膜）１６を形成する（第１図Ｃ）。

フォトレジスト１３を除去することにより、該フォトレ
ジスト１３上のＷ膜１５及びゲート電極材料１６を除去
し残存するゲート電極材料１６をマスクとして四フッ化
炭素（ＣＦ、）と酸素（Ｏ３）の混合ガスを用いた異方
性エツチングによりＷＳｉｘ膜１２及びＷ膜１５をエツ
チングしてゲート電極１７を形成する。このゲート電極
１７のゲート長は開孔１４の幅に対応するため、０．２
μｍとなる。最後に、オーミック電極が形成される予定
の場所に開化を有するフォトレジストを形成し、電子ビ
ーム蒸着法によりＡｕ、Ｇｅ／Ｎｉ／ＡＵ等からなるオ
ーミック電極材料を形成し、リフトオフ法によりオーミ
ック電極１８を形成することでＭＥＳＦＥＴが完成する
（第１図ｄ）。

なお、本実施例では良好なショット特性を得るためにＷ
膜と基板の間にＷ膜よりも耐熱性に優れたＷＳｉｘ膜を
介在させたが、このＷＳｉｘ膜は必ずしも必要ではない
。

次に、本発明をセルファライン構造のＭＥＳＦＥＴの作
製に適用した第２の実施例について第２図ａ乃至ｄを参
照しつつ説明する。

半絶縁性ＧａＡｓ基板２０にシリコンイオンを加速電圧
３０ｋＶ、ドーズ量５　Ｘ　１０　”ｃｍ−”で注入し
てｎ型イオン注入層２１を形成した後、０゜ＦＢｍ幅の
開孔２３を有するフォトレジスト２２をｌｐｍ形成する
（第２図ａ）。

全面にスパッタリング法により圧縮性応力を有するＷ膜
（第１の金属膜）２４を１０００人形成する。すると、
Ｗ膜２４の圧縮性応力によって、開孔２３の幅は０　、
５　＃ｍよりも小さい０．１ｐｍとなる。本実施例では
前記条件をパワー０．３ｋＷ、Ａｒガス圧５ｍｍＴｏｒ
ｒ、時間１０分とした。

全面に電子ビーム蒸着法によりＴｉ　３００人／Ａｕ１
７００人からなるゲート電極材料（第２の金属膜）２５
を形成する（第２図ｂ）。

フォトレジスト２２を除去することにより、該フォトレ
ジスト２２上のＷ膜２４及びゲート電極材料２５を除去
し、残存するゲート電極材料２５及びＷ膜２４をマスク
としてシリコンイオンを加速電圧１００ｋＶ、　　ドー
ズ量３Ｘ１０”ｃｍ−１で注入してｎ＋イオン注入層２
６を形成する（第２図Ｃ）。このイオン注入では、Ｗ膜
２４下に該Ｗ膜２４を通りぬけたシリコンイオンにより
浅いｎ“イオン注入層２７が形成されるので、直列抵抗
を低減するのに効果的である。

そして、残存するゲート電極材料２５をマスクとしてＣ
Ｆ、とＯ８の混合ガスを用いた異方性エツチングにより
Ｗ膜２４をエツチングしてゲート電極２８を形成する。

このゲート電極２８のゲート長は開孔２３の幅に対応す
るため、０　、１　ｐｍとなる。最後に、８００℃、２
０分間の熱処理をすることによりｎ型イオン注入層２１
及びｎ′″イオン注入層２６．２７を活性化した後、オ
ーミック電極が形成される予定の場所に開孔を有するフ
ォトレジストを形成し、電子ビーム蒸着法により、Ａｕ
−Ｇｅ／Ｎ　ｉ／Ａｕ等からなるオーミック電極材料を
形成し、リフトオフ法によりオーミック電極２９を形成
することでセルファライン構造のＭＥ　Ｓ　Ｆ　ＥＴが
完成する（第２図ｄ）。

なお、上述の各実施例では圧縮性応力を有する第１の金
属膜としてＷ膜を用いたが、この他にＷＳ　ｉ　Ｎ、Ｗ
Ｎ、ＷＡｌ等を用いることができる。

（ト）発明の効果 本発明は以上の説明から明らかな如く、開孔を有するフ
オトレジスト上に圧縮性応力を有する第１の金属膜を形
成することにより、該開孔の幅は小さくなくなる。すな
わち、従来のフォトエツチングで実現可能な線幅よりも
短いゲート長のゲート電極を得ることができ、ＦＥＴ、
ＨＥＭＴの特性の大幅な改善を図ることができる。

【図面の簡単な説明】

第１図ａ乃至ｄは本発明の第１の実施例を説明するため
の工程説明図、第２図ａ乃至ｄは本発明の第２の実施例
を説明するための工程説明図、第３図は金属膜の応力を
説明するための図、第４図ａ及びｂはフォトレジストの
開孔幅の変化を説明するための図である。 １０．２０−・・半絶縁性ＧａＡｓ基板、１１．２１・
・・ｎ型イオン注入層、１３．２２・・・フオトレジス
ト、１４．２３・・・開孔、１５．２４・・・Ｗ膜、】
７．１８・・・ゲート電極。 第１図

Claims (1)

【特許請求の範囲】
1. １、基板上にフォトレジストを形成する工程と、前記フ
   オトレジストに開孔を形成する工程と、全面に圧縮性応
   力を有する第１の金属膜を形成し、前記開孔の幅を小さ
   くする工程と、全面に第２の金属膜を形成する工程と、
   前記フォトレジスト及び該フォトレジスト上の前記第１
   、第２の金属膜を除去する工程と、残存する前記第２の
   金属膜をマスクとして残存する前記第１の金属膜をエッ
   チングする工程と、を含むことを特徴とする半導体装置
   の製造方法。