JPS62194640A - バンプ実装を用いる半導体集積回路 - Google Patents
バンプ実装を用いる半導体集積回路Info
- Publication number
- JPS62194640A JPS62194640A JP61036159A JP3615986A JPS62194640A JP S62194640 A JPS62194640 A JP S62194640A JP 61036159 A JP61036159 A JP 61036159A JP 3615986 A JP3615986 A JP 3615986A JP S62194640 A JPS62194640 A JP S62194640A
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- JP
- Japan
- Prior art keywords
- chip
- gate
- internal
- gate cells
- bumps
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バンプ実装を用いる半導体集積回路特に該バ
ンプ及び外、内部ゲートセルのチップ上レイアウト方法
に関する。
ンプ及び外、内部ゲートセルのチップ上レイアウト方法
に関する。
半導体集積回路ではその半導体チップとパッケージの端
子ピンとの接続にはワイヤボンディングが広く用いられ
ている。この場合は半導体チップの周辺に多数のポンデ
ィングパッドが設けられ、またパッケージ基板にも端子
ピンと接続する多数のポンディングパッドが設けられ、
これらのパッド間がそれぞれワイヤにより接続される。
子ピンとの接続にはワイヤボンディングが広く用いられ
ている。この場合は半導体チップの周辺に多数のポンデ
ィングパッドが設けられ、またパッケージ基板にも端子
ピンと接続する多数のポンディングパッドが設けられ、
これらのパッド間がそれぞれワイヤにより接続される。
ゲートアレイＬＳＩではチップ上に多数の外部ゲート（
Ｉ／Ｏゲート）及び内部ゲートが作られるが、ワイヤボ
ンディング方式のものでは内部ゲートはチップ中央部に
、Ｉ／Ｏゲートはポンディングパッドと内部ゲートとの
間の環状領域に作られることになる。
Ｉ／Ｏゲート）及び内部ゲートが作られるが、ワイヤボ
ンディング方式のものでは内部ゲートはチップ中央部に
、Ｉ／Ｏゲートはポンディングパッドと内部ゲートとの
間の環状領域に作られることになる。
チップとその取付基板との接続にはバンプ方式も用いら
れる。これはチップ上に複数個の半球状小塊（バンプ）
を作っておき、基板側には複数個のパッドを作っておき
、これらのバンプをパッドに結合（半田バンプなら加熱
による半田付け）させることにより、チップと基板との
接続を行なう。
れる。これはチップ上に複数個の半球状小塊（バンプ）
を作っておき、基板側には複数個のパッドを作っておき
、これらのバンプをパッドに結合（半田バンプなら加熱
による半田付け）させることにより、チップと基板との
接続を行なう。
このバンプ方式は個別部品だけでな（集積回路にも用い
られている。
られている。
ところでゲートアレイＬＳＩでは、Ｉ／Ｏゲートセル及
び内部ゲートセルの配置は、該ＬＳＩのチップサイズ及
び性能に大きく影響する。ポンディングパッド又はバン
プをチップ周辺、内部ゲートはチップ中央、Ｉ／Ｏゲー
トはこれらの間に配設したゲートアレイＬＳＩではチッ
プ上の配線長が長くなる場合が生じ、チップサイズ及び
又は性能に悪影響を及ぼす。本発明はＩ／Ｏψ−トなど
のレイアウトを変えてこの点を改善しようとするもので
ある。
び内部ゲートセルの配置は、該ＬＳＩのチップサイズ及
び性能に大きく影響する。ポンディングパッド又はバン
プをチップ周辺、内部ゲートはチップ中央、Ｉ／Ｏゲー
トはこれらの間に配設したゲートアレイＬＳＩではチッ
プ上の配線長が長くなる場合が生じ、チップサイズ及び
又は性能に悪影響を及ぼす。本発明はＩ／Ｏψ−トなど
のレイアウトを変えてこの点を改善しようとするもので
ある。
本発明のバンブ実装を用いる半導体集積回路は、半導体
チップの全面に多数のバンプを分散配置し、ゲートアレ
イのＩ／Ｏゲートセルを、該チップの周辺及びチップ面
を複数個に区分する線に沿って配列し、内部ゲートセル
を該区分された領域の内部に配設したことを特徴とする
ものである。
チップの全面に多数のバンプを分散配置し、ゲートアレ
イのＩ／Ｏゲートセルを、該チップの周辺及びチップ面
を複数個に区分する線に沿って配列し、内部ゲートセル
を該区分された領域の内部に配設したことを特徴とする
ものである。
本発明では第１図に示すようにバンプ／Ｏをチップ１２
の全面に分散配置し、Ｉ／Ｏゲートセル１４はチップ周
辺と、その内部を区分する線上に配置し、内部ゲートセ
ルはＩ／Ｏゲートセル１４で囲まれた領域１６内に配置
する。本例ではチップ１２を２分しており、Ｉ／Ｏゲー
トセルアレイは８字状をなし、内部ゲートセルはその２
つの内部領域に配設される。勿論２分割でなく、４分割
、８分割等にしてもよい。
の全面に分散配置し、Ｉ／Ｏゲートセル１４はチップ周
辺と、その内部を区分する線上に配置し、内部ゲートセ
ルはＩ／Ｏゲートセル１４で囲まれた領域１６内に配置
する。本例ではチップ１２を２分しており、Ｉ／Ｏゲー
トセルアレイは８字状をなし、内部ゲートセルはその２
つの内部領域に配設される。勿論２分割でなく、４分割
、８分割等にしてもよい。
このようにすると大きなサイズのチップも、２分割、４
分割、・・・・・ルた小サイズのチ・ノブの集合となり
、その小サイズチップの周辺にＩ／Ｏゲート、内部に内
部ゲートが配設されたＬＳＩとなって平均配線長の低減
が可能になる。また内部ゲートの高集積化も可能になる
。
分割、・・・・・ルた小サイズのチ・ノブの集合となり
、その小サイズチップの周辺にＩ／Ｏゲート、内部に内
部ゲートが配設されたＬＳＩとなって平均配線長の低減
が可能になる。また内部ゲートの高集積化も可能になる
。
第１図ではＩ／Ｏゲートセル１４はバンプ／Ｏの直下に
あるが、これは第２図に示すように各ノくノブの間に設
けてもよい。第１図のようにＩ／Ｏゲート上にバンプを
設ける場合は、各１／Ｏゲートセルの間の領域がチャネ
ル（電源及び信号配線の走る領域）になる。第２図の場
合はバンプの直下がチャネルになる。なおチャネルに余
裕があれば、この部分にも内部ゲートを設けてよい。電
源配線はＩＲドロップによる電位降下（Ｖｃｅ側）又は
電位上昇（Ｖｓｓ側）が問題になることがあるが、この
対策としてパッケージ電源端子ピンを複数個にし、つれ
てチップの電源用ポンディングパッド又はバンプも複数
個にすることがある。第１図第２図の斜線を付したバン
プは電源用で、複数個設けである。バンプには許容電流
値があるので、この点からも複数化は必要である。斜線
のないバンプが信号出力用である。
あるが、これは第２図に示すように各ノくノブの間に設
けてもよい。第１図のようにＩ／Ｏゲート上にバンプを
設ける場合は、各１／Ｏゲートセルの間の領域がチャネ
ル（電源及び信号配線の走る領域）になる。第２図の場
合はバンプの直下がチャネルになる。なおチャネルに余
裕があれば、この部分にも内部ゲートを設けてよい。電
源配線はＩＲドロップによる電位降下（Ｖｃｅ側）又は
電位上昇（Ｖｓｓ側）が問題になることがあるが、この
対策としてパッケージ電源端子ピンを複数個にし、つれ
てチップの電源用ポンディングパッド又はバンプも複数
個にすることがある。第１図第２図の斜線を付したバン
プは電源用で、複数個設けである。バンプには許容電流
値があるので、この点からも複数化は必要である。斜線
のないバンプが信号出力用である。
ゲートアレイＬＳＩではＥ／Ｏバッファと内部ゲートの
接続は第３図（ａｌに示すようになっており、入力バッ
ファ１４ａ−内部ゲート１８−出力バッファ１４ｂの構
成を有する。ＥＣＬゲートアレイではこれらは第３図（
ｂ）に示す構造を有する。即ち各々はトランジスタ２個
を、それらのエミッタを共通に定電流源トランジスタへ
接続してなる差動対と、その負荷抵抗へベースを接続し
た一対の出力段トランジスタからなり、入力バッファ１
４ａでは端子Ｔ＋が入力用、Ｔ２が基準電圧ＶＢＢ用、
端子Ｔ３．Ｔ４が出力用である。また内部ゲート１８で
は端子Ｔ５が入力用、Ｔ６が基準電圧Ｖｒ用、Ｔ７．Ｔ
ｌｌが出力用、そして出力バッファ１４ｂにおいては端
子Ｔ９が入力用、ＴＸｏが基準電圧Ｖｒ用、端子Ｔ１１
＊ ＴＩ２が出力用である。ＶＯ２は定電流源トラン
ジスタの電流値を定める電圧である０人、出力バッファ
及び内部ゲートの構成は同じであるが、基準電圧が異な
り、ドライブ能力は入カバソファの方が内部ゲートより
大、そして出力バッファはこれらより大、である。
接続は第３図（ａｌに示すようになっており、入力バッ
ファ１４ａ−内部ゲート１８−出力バッファ１４ｂの構
成を有する。ＥＣＬゲートアレイではこれらは第３図（
ｂ）に示す構造を有する。即ち各々はトランジスタ２個
を、それらのエミッタを共通に定電流源トランジスタへ
接続してなる差動対と、その負荷抵抗へベースを接続し
た一対の出力段トランジスタからなり、入力バッファ１
４ａでは端子Ｔ＋が入力用、Ｔ２が基準電圧ＶＢＢ用、
端子Ｔ３．Ｔ４が出力用である。また内部ゲート１８で
は端子Ｔ５が入力用、Ｔ６が基準電圧Ｖｒ用、Ｔ７．Ｔ
ｌｌが出力用、そして出力バッファ１４ｂにおいては端
子Ｔ９が入力用、ＴＸｏが基準電圧Ｖｒ用、端子Ｔ１１
＊ ＴＩ２が出力用である。ＶＯ２は定電流源トラン
ジスタの電流値を定める電圧である０人、出力バッファ
及び内部ゲートの構成は同じであるが、基準電圧が異な
り、ドライブ能力は入カバソファの方が内部ゲートより
大、そして出力バッファはこれらより大、である。
第４図（ａ）はＩ／Ｏゲート１４内の構造を示す図で、
その領域１４ａには１個の出力バッファとその基準電圧
Ｖｒ発生回路の構成素子が作られ、領域１４ｂには入力
バッファ２個分の構成素子が、そして領域１４ｃには基
準電圧ＶＢＢと基準電圧Ｖｒ（これはＶＢＢの代りに用
いられる高ドライブ用）発生回路の構成素子が作られる
。第４図（ｂ）、 （Ｃ）は領域１４ｂ、１４ｃに構成
される素子アレイを示す。
その領域１４ａには１個の出力バッファとその基準電圧
Ｖｒ発生回路の構成素子が作られ、領域１４ｂには入力
バッファ２個分の構成素子が、そして領域１４ｃには基
準電圧ＶＢＢと基準電圧Ｖｒ（これはＶＢＢの代りに用
いられる高ドライブ用）発生回路の構成素子が作られる
。第４図（ｂ）、 （Ｃ）は領域１４ｂ、１４ｃに構成
される素子アレイを示す。
第５図（ａｌは内部ゲート１８の構成を示す。この領域
の中央に基準電圧Ｖｒ発生回路の構成素子（（ｂ）に示
す）が設けられ、その両側の各２つの領域には３人力オ
ア／ノア回路などの内部ゲート回路の構成素子（（Ｃ）
に示す）がそれぞれ設けられる。
の中央に基準電圧Ｖｒ発生回路の構成素子（（ｂ）に示
す）が設けられ、その両側の各２つの領域には３人力オ
ア／ノア回路などの内部ゲート回路の構成素子（（Ｃ）
に示す）がそれぞれ設けられる。
第１図に示すようにＩ／Ｏゲート１４上にバンプ／Ｏを
形成する場合は第６図に示す如くなる。
形成する場合は第６図に示す如くなる。
即ち半導体基板（チップ）ＳＴＪＢにトランジスタを形
成し、エミフタＥ１ベースＢ１コレクタＣ各電極配線を
取付け、入力端となるベース電極配線にはアルミニウム
Ａ／のパッドを取付け、周囲はカバー膜ｐ ｓ ｃで覆
い、このパッド上にバンプが形成される。バンプ形成に
は第７図（ａｌに示すように、Ａ７！パッド上にバリア
メタルをひいてその上に半田ボールをのせ、これを加熱
してバンプとする方法、または半田メッキしてバリアメ
タル上に半田ブロックを作り、レジストを除いたのち加
熱して半田ブロックをバンプとする方法などがある。
成し、エミフタＥ１ベースＢ１コレクタＣ各電極配線を
取付け、入力端となるベース電極配線にはアルミニウム
Ａ／のパッドを取付け、周囲はカバー膜ｐ ｓ ｃで覆
い、このパッド上にバンプが形成される。バンプ形成に
は第７図（ａｌに示すように、Ａ７！パッド上にバリア
メタルをひいてその上に半田ボールをのせ、これを加熱
してバンプとする方法、または半田メッキしてバリアメ
タル上に半田ブロックを作り、レジストを除いたのち加
熱して半田ブロックをバンプとする方法などがある。
以上説明したように本発明ではバンプ実装方式のゲート
アレイＬＳＩのチップを実効時に細分化でき、平均配線
長の低減、電源配線の電位変動の低減、チップサイズの
低減、ゲートアレイの性能向上を図ることができ、甚だ
有効である。
アレイＬＳＩのチップを実効時に細分化でき、平均配線
長の低減、電源配線の電位変動の低減、チップサイズの
低減、ゲートアレイの性能向上を図ることができ、甚だ
有効である。
第１図および第２図は本発明の説明図、第３図は内、外
部ゲートの結線状態及び構成を示す回路図、第４図はＩ
／Ｏバッファの説明図、第５図は内部ゲートの説明図、
第６図はゲートとバンプの接続状態の説明図、第７図は
バンプ製作要領の説明図である。 図面で１２は半導体チップ、／Ｏはバンプ、１４はＩ／
Ｏゲートセル、１６は内部ゲートセル形成領域である。
部ゲートの結線状態及び構成を示す回路図、第４図はＩ
／Ｏバッファの説明図、第５図は内部ゲートの説明図、
第６図はゲートとバンプの接続状態の説明図、第７図は
バンプ製作要領の説明図である。 図面で１２は半導体チップ、／Ｏはバンプ、１４はＩ／
Ｏゲートセル、１６は内部ゲートセル形成領域である。
Claims (2)
- （１）半導体チップの全面に多数のバンプを分散配置し
、ゲートアレイのＩ／Ｏゲートセルを、該チップの周辺
及びチップ面を複数個に区分する線に沿って配列し、内
部ゲートセルを該区分された領域の内部に配設したこと
を特徴とするバンプ実装を用いる半導体集積回路。 - （２）Ｉ／Ｏゲートセルには１つの出力バッファと２つ
の入力バッファを構成する素子が形成されてなることを
特徴とする特許請求の範囲第１項記載のバンプ実装を用
いる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036159A JPH07118507B2 (ja) | 1986-02-20 | 1986-02-20 | バンプ実装を用いる半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036159A JPH07118507B2 (ja) | 1986-02-20 | 1986-02-20 | バンプ実装を用いる半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62194640A true JPS62194640A (ja) | 1987-08-27 |
| JPH07118507B2 JPH07118507B2 (ja) | 1995-12-18 |
Family
ID=12461988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036159A Expired - Fee Related JPH07118507B2 (ja) | 1986-02-20 | 1986-02-20 | バンプ実装を用いる半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118507B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261852A (ja) * | 1987-04-20 | 1988-10-28 | Nippon Denso Co Ltd | 半導体集積回路 |
| JPS6461057A (en) * | 1987-09-01 | 1989-03-08 | Fujitsu Ltd | Semiconductor device |
| JPH01198051A (ja) * | 1988-02-03 | 1989-08-09 | Tokyo Electron Ltd | 半導体集積回路 |
| JPH04365367A (ja) * | 1991-06-13 | 1992-12-17 | Mitsubishi Denki Eng Kk | アナログアレイ |
| JPH0541503A (ja) * | 1991-06-21 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | マスタスライス方式の半導体装置の製造方法 |
| JPH05267302A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
| US5341049A (en) * | 1991-07-22 | 1994-08-23 | Hitachi, Ltd. | Integrated circuit having alternate rows of logic cells and I/O cells |
| JPH08125149A (ja) * | 1994-10-27 | 1996-05-17 | Nec Corp | 半導体装置の製造方法およびフォトマスク |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785244A (en) * | 1980-11-18 | 1982-05-27 | Fujitsu Ltd | Semiconductor device |
| JPS59119925A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
| JPS59215743A (ja) * | 1983-05-24 | 1984-12-05 | Toshiba Corp | 大規模集積回路装置 |
-
1986
- 1986-02-20 JP JP61036159A patent/JPH07118507B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785244A (en) * | 1980-11-18 | 1982-05-27 | Fujitsu Ltd | Semiconductor device |
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| JPH01198051A (ja) * | 1988-02-03 | 1989-08-09 | Tokyo Electron Ltd | 半導体集積回路 |
| JPH04365367A (ja) * | 1991-06-13 | 1992-12-17 | Mitsubishi Denki Eng Kk | アナログアレイ |
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| JPH08125149A (ja) * | 1994-10-27 | 1996-05-17 | Nec Corp | 半導体装置の製造方法およびフォトマスク |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118507B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |