JPH03195113A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH03195113A JPH03195113A JP1334035A JP33403589A JPH03195113A JP H03195113 A JPH03195113 A JP H03195113A JP 1334035 A JP1334035 A JP 1334035A JP 33403589 A JP33403589 A JP 33403589A JP H03195113 A JPH03195113 A JP H03195113A
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- JP
- Japan
- Prior art keywords
- fet
- source
- level shift
- whose
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フリップフロップ回路に関する。より詳細に
は、本発明は、ＦＥＴにより構成された半導体集積回路
の構成要素のひとつであるフリップフロップ回路の新規
な構成に関する。
は、本発明は、ＦＥＴにより構成された半導体集積回路
の構成要素のひとつであるフリップフロップ回路の新規
な構成に関する。
従来の技術
ＦＥＴを用いた差動型論理ゲート回路であるＳＣＦ Ｌ
（Ｓｏｕｒｃｅ Ｃｏｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌｏ
ｇｉｃ）を基本要素として、フリップフロップ回路を構
成することができる。このようなフリップフロップ回路
の代表的な例としては、Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓ、
Ｅｌｅｃｔｒｏｎ。
（Ｓｏｕｒｃｅ Ｃｏｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌｏ
ｇｉｃ）を基本要素として、フリップフロップ回路を構
成することができる。このようなフリップフロップ回路
の代表的な例としては、Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓ、
Ｅｌｅｃｔｒｏｎ。
Ｄｅｖｉｃｅｓ、Ｖｏｌ、ＥＤ−３２Ｎａ３ ｐｐ、１
１１４〜１１１８ Ｊｕｎｅ １９８５に記載されてい
る回路が挙げられる。
１１４〜１１１８ Ｊｕｎｅ １９８５に記載されてい
る回路が挙げられる。
第２図に示す回路も、やはりＳＣＦＬ回路を基本として
構成されたフリップフロップ回路の構成例である。
構成されたフリップフロップ回路の構成例である。
即ち、この回路は、差動入力回路を構成するＦＥＴＱ、
およびＱ２、データ保持用のＦＥＴＱＩおよびＱ２、ク
ロック信号の入力回路を構成するＱ５およびＱ６、ソー
スフォロアＦＥＴＱ８およびＱ３等のそれぞれ１対のＦ
ＥＴから構成されたＳＣＦＬ構成の差動型回路である。
およびＱ２、データ保持用のＦＥＴＱＩおよびＱ２、ク
ロック信号の入力回路を構成するＱ５およびＱ６、ソー
スフォロアＦＥＴＱ８およびＱ３等のそれぞれ１対のＦ
ＥＴから構成されたＳＣＦＬ構成の差動型回路である。
尚、ＦＥＴＱ、、、ＱｌｌおよびＱ、は、このフリップ
フロップ回路を構成する各差動回路に対する電流源とな
っている。
フロップ回路を構成する各差動回路に対する電流源とな
っている。
このようなフリップフロップ回路において、十分な動作
マージンを保持しつつ高速な動作を実現するためには、
特にＦＥＴＱ、〜Ｑ６が飽和領域で動作することが望ま
れる。即ち、この回路にふいては、ＦＥＴＱ＋〜Ｑ６の
ドレイン・ゲート電圧Ｖ。Ｇがピンチオフ条件を満たす
ように、換言すレバ、ＣＶｎｃ＞ Ｖｔｈ （Ｖｔｈ
は閾値電圧）〕なる条件が満たされるように回路を設計
する必要がある。
マージンを保持しつつ高速な動作を実現するためには、
特にＦＥＴＱ、〜Ｑ６が飽和領域で動作することが望ま
れる。即ち、この回路にふいては、ＦＥＴＱ＋〜Ｑ６の
ドレイン・ゲート電圧Ｖ。Ｇがピンチオフ条件を満たす
ように、換言すレバ、ＣＶｎｃ＞ Ｖｔｈ （Ｖｔｈ
は閾値電圧）〕なる条件が満たされるように回路を設計
する必要がある。
そこで、このようなフリップフロップ回路では一般に、
ソースフォロアＦＥＴＱｓおよびＱ、のソースと、デー
タ保持用ＦＥＴＱ、 、Ｑ、のゲートとの間に、それぞ
れレベル変換素子Ｄ１およびＤ２を挿入する構成となっ
ている。
ソースフォロアＦＥＴＱｓおよびＱ、のソースと、デー
タ保持用ＦＥＴＱ、 、Ｑ、のゲートとの間に、それぞ
れレベル変換素子Ｄ１およびＤ２を挿入する構成となっ
ている。
発明が解決しようとする課題
しかしながら、レベル変換素子Ｄ１、Ｄ２として代表的
なダイオードには温度特性があり、温度の変動によりレ
ベルシフト量が変動してＦＥＴＱ３、Ｑ４のドレイン−
ゲート電圧ＶＤＧが減少するという問題がある。
なダイオードには温度特性があり、温度の変動によりレ
ベルシフト量が変動してＦＥＴＱ３、Ｑ４のドレイン−
ゲート電圧ＶＤＧが減少するという問題がある。
そこで、本発明は、上記従来技術の問題点を解決し、レ
ベル変換素子の温度特性に起因する特性の変動が無い、
新規なフリップフロップ回路を提供することをその目的
としている。
ベル変換素子の温度特性に起因する特性の変動が無い、
新規なフリップフロップ回路を提供することをその目的
としている。
課題を解決するための手段
即ち、本発明に従うと、ソースを互いに共通接続され、
ゲートにそれぞれデータ信号の非反転入力と反転入力と
を接続された第１および第２の１対のＦＥＴと、ソース
を互いに共通接続され、該第１または第２のＦＥＴのド
レインにドレインを接続された第３および第４の１対の
ＦＥＴと、該第３ＦＥＴのドレインにゲートを接続され
、該第３ＦＥＴのゲートに、第１レベルシフト素子を介
してソースを接続され、該第３ＦＥＴのソースフォロア
として動作する第５のＦＥＴと、該第４ＦＥＴのドレイ
ンにゲートを接続され、該第４ＦＥＴのゲートに、第２
レベルシフト素子を介してソースを接続され、該第４Ｆ
ＥＴのソースフォロアとして動作する第６のＦＥＴと、
該第１レベルシフト素子を介して、該第５ＦＥＴのソー
スにドレインを接続され、電源にソースを接続されて電
流源として機能する第７ＦＥＴと、該第２レベルシフト
素子を介して、該第６ＦＥＴのソースにドレインを接続
され、電源にソースを接続されて電流源として機能する
第８ＦＥＴとを備えるＳＣＦＬ構成のフリップフロップ
回路であって、更に、該第７ＦＥＴのソースと電源との
間に接続された第３のレベルシフト素子と、該第８ＦＥ
Ｔのソースと電源との間に接続された第４のレベルシフ
ト素子とを備え、該第３および第４のレベルシフト素子
が、該第１および第２のレベルシフト素子と同じ特性の
レベルシフト素子であることを特徴とするフリップフロ
ップ回路が提供される。
ゲートにそれぞれデータ信号の非反転入力と反転入力と
を接続された第１および第２の１対のＦＥＴと、ソース
を互いに共通接続され、該第１または第２のＦＥＴのド
レインにドレインを接続された第３および第４の１対の
ＦＥＴと、該第３ＦＥＴのドレインにゲートを接続され
、該第３ＦＥＴのゲートに、第１レベルシフト素子を介
してソースを接続され、該第３ＦＥＴのソースフォロア
として動作する第５のＦＥＴと、該第４ＦＥＴのドレイ
ンにゲートを接続され、該第４ＦＥＴのゲートに、第２
レベルシフト素子を介してソースを接続され、該第４Ｆ
ＥＴのソースフォロアとして動作する第６のＦＥＴと、
該第１レベルシフト素子を介して、該第５ＦＥＴのソー
スにドレインを接続され、電源にソースを接続されて電
流源として機能する第７ＦＥＴと、該第２レベルシフト
素子を介して、該第６ＦＥＴのソースにドレインを接続
され、電源にソースを接続されて電流源として機能する
第８ＦＥＴとを備えるＳＣＦＬ構成のフリップフロップ
回路であって、更に、該第７ＦＥＴのソースと電源との
間に接続された第３のレベルシフト素子と、該第８ＦＥ
Ｔのソースと電源との間に接続された第４のレベルシフ
ト素子とを備え、該第３および第４のレベルシフト素子
が、該第１および第２のレベルシフト素子と同じ特性の
レベルシフト素子であることを特徴とするフリップフロ
ップ回路が提供される。
作用
本発明に係る回路は、ＳＣＦＬ構成のフリップフロップ
回路において、ソースフォロアの電流源となるＦＥＴの
ソースと電源との間に、データ保持用のＦＥＴへ信号を
返す際に使用されているレベルシフト素子と同一のレベ
ルシフト素子を備えていることをその主要な特徴として
いる。
回路において、ソースフォロアの電流源となるＦＥＴの
ソースと電源との間に、データ保持用のＦＥＴへ信号を
返す際に使用されているレベルシフト素子と同一のレベ
ルシフト素子を備えていることをその主要な特徴として
いる。
従って、このフリップフロップ回路においては、データ
保持用ＦＥＴのゲートに接続されたレベルシフト素子と
、ソースフォロアＦＥＴのソースに接続されたレベルシ
フト素子とによって、温度特性に起因する回路の特性が
補償されるので、実質的に温度変動に対して特性が安定
している。
保持用ＦＥＴのゲートに接続されたレベルシフト素子と
、ソースフォロアＦＥＴのソースに接続されたレベルシ
フト素子とによって、温度特性に起因する回路の特性が
補償されるので、実質的に温度変動に対して特性が安定
している。
以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例
第１図は、本発明に係るフリップフロップ回路の具体的
な構成例を示す回路図である。
な構成例を示す回路図である。
第１図に示す回路は、第２図に示した従来のフリップフ
ロップ回路に対して、更に、電流源ＦＥＴ Ｑ ＋ ｏ
およびＦＥＴＱ、、の各ソースと、電源との間にレベル
シフト素子Ｄ３およびＱ４を挿入した構成となっている
。ここで使用されるレベルシフト素子Ｄ３、Ｑ４は、ソ
ースフォロアＦＥＴＱ。
ロップ回路に対して、更に、電流源ＦＥＴ Ｑ ＋ ｏ
およびＦＥＴＱ、、の各ソースと、電源との間にレベル
シフト素子Ｄ３およびＱ４を挿入した構成となっている
。ここで使用されるレベルシフト素子Ｄ３、Ｑ４は、ソ
ースフォロアＦＥＴＱ。
およびＱ、のソースに接続されているレベルシフト素子
り、およびＱ２と同じ素子が使用されている。具体的に
は１つまたは複数のダイオードを使用することができる
。
り、およびＱ２と同じ素子が使用されている。具体的に
は１つまたは複数のダイオードを使用することができる
。
以上のように構成されたフリップフロップ回路において
、いま、レベル変換素子として、−１，２ｍ Ｖ ／
ｔの温度特性を有するショットキーバリアダイオードを
使用したと考えると、温度の変動に伴い、各レベルシフ
ト素子Ｄ＋ 、 Ｑ２ ＤｓおよびＱ４のレベル変換量
が、温度の上昇と共に減少する。従って、ソースフォロ
アＦＥＴＱｓおよびＱ。
、いま、レベル変換素子として、−１，２ｍ Ｖ ／
ｔの温度特性を有するショットキーバリアダイオードを
使用したと考えると、温度の変動に伴い、各レベルシフ
ト素子Ｄ＋ 、 Ｑ２ ＤｓおよびＱ４のレベル変換量
が、温度の上昇と共に減少する。従って、ソースフォロ
アＦＥＴＱｓおよびＱ。
のソースに接続されたレベル変換素子Ｄ１およびＱ２に
おいては、カソード側の電位が上昇する。
おいては、カソード側の電位が上昇する。
従って、データ保持用ＦＥＴＱ３およびＱ４のゲートに
印加されるゲート電圧は上昇する。
印加されるゲート電圧は上昇する。
一方、同時に、レベルシフト素子Ｄ３およびＤ４０作用
により、電流源Ｆ Ｅ Ｔ Ｑ ｌｏおよびＱｌｌのソ
ース電位は低下し、各ＦＥＴＱ、ｏＳＱ、、のゲートソ
ース間電圧ｖ９Ｓは増加する。従って、ＦＥＴＱ、、Ｓ
Ｑ、、が流す電流が増加し、ＦＥＴＱａおよびＱ、のゲ
ート−ソース間電圧Ｖｇｓは増加する。
により、電流源Ｆ Ｅ Ｔ Ｑ ｌｏおよびＱｌｌのソ
ース電位は低下し、各ＦＥＴＱ、ｏＳＱ、、のゲートソ
ース間電圧ｖ９Ｓは増加する。従って、ＦＥＴＱ、、Ｓ
Ｑ、、が流す電流が増加し、ＦＥＴＱａおよびＱ、のゲ
ート−ソース間電圧Ｖｇｓは増加する。
このようなＦＥＴＱｓおよびＱ９のゲート−ソース間電
圧Ｖ ９ｍの増加は、データ保持用ＦＥＴＱ３およびＱ
４のゲート電圧を低下させるように作用する。
圧Ｖ ９ｍの増加は、データ保持用ＦＥＴＱ３およびＱ
４のゲート電圧を低下させるように作用する。
これら、レベルシフト素子Ｄ１およびＱ２の作用と、レ
ベルシフト素子り、およびり、の作用とは、ＦＥＴＱ、
、Ｑｓ 、ＱＩＯおよびＱ、のゲート幅が等しい場合
互いに相殺されるので、この回路においては、温度の変
動に関わらず、ＦＥＴＱ３およびＱ４のゲート電圧は実
質的に一定に保持される。
ベルシフト素子り、およびり、の作用とは、ＦＥＴＱ、
、Ｑｓ 、ＱＩＯおよびＱ、のゲート幅が等しい場合
互いに相殺されるので、この回路においては、温度の変
動に関わらず、ＦＥＴＱ３およびＱ４のゲート電圧は実
質的に一定に保持される。
発明の詳細
な説明したように、本発明に係るフリップフロップ回路
は、ダイオード等の温度特性を有するレベルシフト素子
を使用しているにもかかわらず、温度変動に対してデー
タ保持用ＦＥＴのゲート電圧が安定しているので、ノイ
ズマージンが大きく且つ特性の安定したフリップフロッ
プ回路として、論理ゲー）ＩＣ等のＳＣＦＬ構成のディ
ジタルＩＣの基本ブロックのひとつとして広範に利用す
ることができる。
は、ダイオード等の温度特性を有するレベルシフト素子
を使用しているにもかかわらず、温度変動に対してデー
タ保持用ＦＥＴのゲート電圧が安定しているので、ノイ
ズマージンが大きく且つ特性の安定したフリップフロッ
プ回路として、論理ゲー）ＩＣ等のＳＣＦＬ構成のディ
ジタルＩＣの基本ブロックのひとつとして広範に利用す
ることができる。
第１図は、本発明に従って構成されたフリツプフロツプ
回路の具体的な構成例を示す回路図であり、 第２図は、第１図に示す回路に対応する従来のフリップ
フロップ回路の典型的な構成例を示す回路図である。 〔主な参照符号〕 Ｑａ 、Ｑａ 、Ｑ３ 、Ｑａ 、Ｑｓ、Ｑ、 、Ｑ、
、Ｑ、 、Ｑ、 、Ｑ、、。 Ｑ、・・・ＦＥＴ。 Ｄ１１Ｄ２、Ｄｓ、
回路の具体的な構成例を示す回路図であり、 第２図は、第１図に示す回路に対応する従来のフリップ
フロップ回路の典型的な構成例を示す回路図である。 〔主な参照符号〕 Ｑａ 、Ｑａ 、Ｑ３ 、Ｑａ 、Ｑｓ、Ｑ、 、Ｑ、
、Ｑ、 、Ｑ、 、Ｑ、、。 Ｑ、・・・ＦＥＴ。 Ｄ１１Ｄ２、Ｄｓ、
Claims (1)
- 【特許請求の範囲】 ソースを互いに共通接続され、ゲートにそれぞれデータ
信号の非反転入力と反転入力とを接続された第１および
第２の１対のＦＥＴと、 ソースを互いに共通接続され、該第１または第２のＦＥ
Ｔのドレインにドレインを接続された第３および第４の
１対のＦＥＴと、 該第３ＦＥＴのドレインにゲートを接続され、該第３Ｆ
ＥＴのゲートに、第１レベルシフト素子を介してソース
を接続され、該第３ＦＥＴのソースフォロアとして動作
する第５のＦＥＴと、該第４ＦＥＴのドレインにゲート
を接続され、該第４ＦＥＴのゲートに、第２レベルシフ
ト素子を介してソースを接続され、該第４ＦＥＴのソー
スフォロアとして動作する第６のＦＥＴと、該第１レベ
ルシフト素子を介して、該第５ＦＥＴのソースにドレイ
ンを接続され、電源にソースを接続されて電流源として
機能する第７ＦＥＴと、該第２レベルシフト素子を介し
て、該第６ＦＥＴのソースにドレインを接続され、電源
にソースを接続されて電流源として機能する第８ＦＥＴ
とを備えるＳＣＦＬ構成のフリップフロップ回路であっ
て、 更に、該第７ＦＥＴのソースと電源との間に接続された
第３のレベルシフト素子と、該第８ＦＥＴのソースと電
源との間に接続された第４のレベルシフト素子とを備え
、該第３および第４のレベルシフト素子が、該第１およ
び第２のレベルシフト素子と同じ特性のレベルシフト素
子であることを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334035A JPH03195113A (ja) | 1989-12-22 | 1989-12-22 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334035A JPH03195113A (ja) | 1989-12-22 | 1989-12-22 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03195113A true JPH03195113A (ja) | 1991-08-26 |
Family
ID=18272776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334035A Pending JPH03195113A (ja) | 1989-12-22 | 1989-12-22 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03195113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012014013A3 (en) * | 2010-07-27 | 2012-11-15 | Freescale Semiconductor, Inc. | Latch circuit, flip-flop circuit and frequency divider |
-
1989
- 1989-12-22 JP JP1334035A patent/JPH03195113A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012014013A3 (en) * | 2010-07-27 | 2012-11-15 | Freescale Semiconductor, Inc. | Latch circuit, flip-flop circuit and frequency divider |
| US8797078B2 (en) | 2010-07-27 | 2014-08-05 | Freescale Semiconductor, Inc. | Latch circuit, flip-flop circuit and frequency divider |
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