JPH0323712A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0323712A JPH0323712A JP1158954A JP15895489A JPH0323712A JP H0323712 A JPH0323712 A JP H0323712A JP 1158954 A JP1158954 A JP 1158954A JP 15895489 A JP15895489 A JP 15895489A JP H0323712 A JPH0323712 A JP H0323712A
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- JP
- Japan
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- resistor
- output
- transistor
- semiconductor integrated
- integrated circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
この発明は半導体集積回路のデータ出力回路の構或法に
関するものである。
関するものである。
従来の半導体集積回路、特にデジタｐ回路に釦ける出力
回路は第３図に示すような構戒であった。
回路は第３図に示すような構戒であった。
図にかいて、Ｔｒｉ、Ｔｒ２はＮチャンネル型ｌ１！Ｏ
Ｓトランジスタ、（ｌ）〜（４）はインバータである。
Ｓトランジスタ、（ｌ）〜（４）はインバータである。
次に動作について説明する。今、ノードＡ．Ｂの電位が
″Ｌ″状態にあるとすれば、トランジスタＴｒｉ、Ｔｒ
２のゲートは′Ｌ“レベノレになうトランジスタＴｒｌ
、Ｔｒ２は非導通状態にある。従って、出力端子は’
Ｈｉｇｈ ’ インピーダンス状態となる。次に、ノー
ドＡの電位が＃Ｌ１から“Ｒ１になった時はトランジス
タＴｒｉのゲート電位が１Ｒ＃となりトランジスタＴｒ
ｉが導通する。従って、出力端子には”Ｈ＃が出力され
る。一方、ノードＢの電位が″Ｌ″から″Ｈ″になった
時はトランジスタＴｒ２のゲート電位が＃Ｈ１となりト
ランジスタＴｒ２が導通する。
″Ｌ″状態にあるとすれば、トランジスタＴｒｉ、Ｔｒ
２のゲートは′Ｌ“レベノレになうトランジスタＴｒｌ
、Ｔｒ２は非導通状態にある。従って、出力端子は’
Ｈｉｇｈ ’ インピーダンス状態となる。次に、ノー
ドＡの電位が＃Ｌ１から“Ｒ１になった時はトランジス
タＴｒｉのゲート電位が１Ｒ＃となりトランジスタＴｒ
ｉが導通する。従って、出力端子には”Ｈ＃が出力され
る。一方、ノードＢの電位が″Ｌ″から″Ｈ″になった
時はトランジスタＴｒ２のゲート電位が＃Ｈ１となりト
ランジスタＴｒ２が導通する。
従って、出力端子にぱ″Ｌ″が出力される。しかしなが
ら一方、負荷として一般に第３図に示すようなインダク
タンス或分Ｌや容量或分Ｃが存在し、出力信号は第４図
に示すようなリンギングが生じる。この場合、ＣやＬ威
分かない時は時刻ｔｌで出力が確定するのに対し、リン
ギングが生じた場合は時刻ｔｚｔで出力が確定するのが
遅れてしまうことになり、実効的なスイッチング速度が
遅くなってし筐う問題がある。
ら一方、負荷として一般に第３図に示すようなインダク
タンス或分Ｌや容量或分Ｃが存在し、出力信号は第４図
に示すようなリンギングが生じる。この場合、ＣやＬ威
分かない時は時刻ｔｌで出力が確定するのに対し、リン
ギングが生じた場合は時刻ｔｚｔで出力が確定するのが
遅れてしまうことになり、実効的なスイッチング速度が
遅くなってし筐う問題がある。
また、このリンギングを抑制するため第５図に示すよう
な出力回路がある。この出力回路ではリンギングを抑制
するために出力トランジスタと出力端子間に抵抗体Ｒを
挿入することにより、リンギングを抑制しようとするも
のである。
な出力回路がある。この出力回路ではリンギングを抑制
するために出力トランジスタと出力端子間に抵抗体Ｒを
挿入することにより、リンギングを抑制しようとするも
のである。
従来の半導体集積回路のデータ出力回路は以上のように
構或されていたので、出力トランジスタと出力端子間の
抵抗は高々１００程度のものしか入れることができず効
果が不充分であった。その理由として、一般に出力の１
Ｌ＃レベル（ＶｏＬｍａｘ）及び“Ｒ＃レベル（ＶｏＨ
ｍｉｎ）のスペック値として電流を約５ｍＡ流した状態
で、それぞれＶｏＬａ１ａｘをＯＡＶ ， ＶｏＨｍｉ
ｎを２．４ｖとする必要があう，抵抗を大きくすればこ
れらのスペックを満足できなくなるという問題点があっ
た。
構或されていたので、出力トランジスタと出力端子間の
抵抗は高々１００程度のものしか入れることができず効
果が不充分であった。その理由として、一般に出力の１
Ｌ＃レベル（ＶｏＬｍａｘ）及び“Ｒ＃レベル（ＶｏＨ
ｍｉｎ）のスペック値として電流を約５ｍＡ流した状態
で、それぞれＶｏＬａ１ａｘをＯＡＶ ， ＶｏＨｍｉ
ｎを２．４ｖとする必要があう，抵抗を大きくすればこ
れらのスペックを満足できなくなるという問題点があっ
た。
この発明は上記のような問題点を除去するためになされ
たもので、出力トランジスタと出力端子間に比較的大き
な抵抗を挿入し、かつこの抵抗と並列にスイッチング素
子を入れることにより、り冫ギングの少ない、かつ、Ｖ
ＯＬ ， ＶｏＨのスペックも満足できる出力回路を得
ることを目的とする。
たもので、出力トランジスタと出力端子間に比較的大き
な抵抗を挿入し、かつこの抵抗と並列にスイッチング素
子を入れることにより、り冫ギングの少ない、かつ、Ｖ
ＯＬ ， ＶｏＨのスペックも満足できる出力回路を得
ることを目的とする。
〔課題を解決するための手段ｊ
この発明に係る半導体集積回路は出力トランジスタと出
力端子間に比較的大きな抵抗を挿入し、この抵抗と並列
にＮチャンネ〃型ＭＯＳ ｝ランジスタを設け、ノード
ＡとノードＢを２人力とするＮＯＲゲートの出力にＮチ
ャネル型ＭＯ８ ｝ランジスタで構或する遅延回路を介
して抵抗と並列接続されたＮチャネルＭＯＳ ｝フンジ
スタのゲートに接続したものである。
力端子間に比較的大きな抵抗を挿入し、この抵抗と並列
にＮチャンネ〃型ＭＯＳ ｝ランジスタを設け、ノード
ＡとノードＢを２人力とするＮＯＲゲートの出力にＮチ
ャネル型ＭＯ８ ｝ランジスタで構或する遅延回路を介
して抵抗と並列接続されたＮチャネルＭＯＳ ｝フンジ
スタのゲートに接続したものである。
この発明に訃ける半導体集積回路の出力回路は、出力ト
ランジスタと出力端子間に比較的大きな抵抗とこの抵抗
をバイパスするトランジスタを設けたので、リンギング
の少ないかつＶＯＨ ＶＯＬマージンを充分に得ること
ができる。
ランジスタと出力端子間に比較的大きな抵抗とこの抵抗
をバイパスするトランジスタを設けたので、リンギング
の少ないかつＶＯＨ ＶＯＬマージンを充分に得ること
ができる。
以下、この発明の一実施例を図について説明する。第１
図にかいて、Ｔｒｉ〜Ｔｒ３はＮチャンネル型ＭＯＳ
トランジスタ、（１）〜（７）はインバータ、（８）は
ノードＡとＢを２人力とするＮＯＲゲートである。
図にかいて、Ｔｒｉ〜Ｔｒ３はＮチャンネル型ＭＯＳ
トランジスタ、（１）〜（７）はインバータ、（８）は
ノードＡとＢを２人力とするＮＯＲゲートである。
次に動作について説明する。今ノードＡ，Ｂの電位が“
Ｌ＃状態にあるとすれば、トランジスタＴｒｌ， Ｔｒ
２のゲートは″Ｌ″レベルになり従ってＴｒｉＴｒ２は
非導通状態になう出力は”Ｈｉｇｈ ”インピーダンス
状態となる。次に、ノードＡの電位が″Ｌ１から＃Ｈ１
になった時はトランジスタＴｒｉのゲート電位が“Ｈ１
となうトランジスタＴｒｉが導通する。従って、出力は
抵抗Ｒを通じて“Ｈ＃になるがこの時、抵抗Ｒを介して
いるためその立ち上がりは緩やかになり、リンキングが
抑制される。一方、出力が“Ｉｌｌ”になっていく途中
でノードＣが“Ｈ′となるためトランジスタＴｒ３が導
通する。従って第２図に示すように時刻ｔ３以降は抵抗
がバイパスされるため、最終的な１Ｈ１のレベルは充分
高い電圧となる。一方、ノードＢの電位が１Ｌ＃から″
Ｈ″になった時は、トランジスタＴｒｉは非導通、トラ
ンジスタＴｒ２は導通するため出力は抵抗Ｒを通じて１
Ｌ″になる。しかしながら、この時も抵抗Ｒを介してい
るためその立ち下がｂ初めは、比較的緩やかになシリン
ギングが抑制される。そして、ある遅延をもってノード
Ｃが１Ｈ“となるためトランジスタＴｒ３が導通し、時
刻ｔ３以降は抵抗Ｒがパイバスされるため最終的な″Ｌ
＃のレベルはほぼＯｖになる。
Ｌ＃状態にあるとすれば、トランジスタＴｒｌ， Ｔｒ
２のゲートは″Ｌ″レベルになり従ってＴｒｉＴｒ２は
非導通状態になう出力は”Ｈｉｇｈ ”インピーダンス
状態となる。次に、ノードＡの電位が″Ｌ１から＃Ｈ１
になった時はトランジスタＴｒｉのゲート電位が“Ｈ１
となうトランジスタＴｒｉが導通する。従って、出力は
抵抗Ｒを通じて“Ｈ＃になるがこの時、抵抗Ｒを介して
いるためその立ち上がりは緩やかになり、リンキングが
抑制される。一方、出力が“Ｉｌｌ”になっていく途中
でノードＣが“Ｈ′となるためトランジスタＴｒ３が導
通する。従って第２図に示すように時刻ｔ３以降は抵抗
がバイパスされるため、最終的な１Ｈ１のレベルは充分
高い電圧となる。一方、ノードＢの電位が１Ｌ＃から″
Ｈ″になった時は、トランジスタＴｒｉは非導通、トラ
ンジスタＴｒ２は導通するため出力は抵抗Ｒを通じて１
Ｌ″になる。しかしながら、この時も抵抗Ｒを介してい
るためその立ち下がｂ初めは、比較的緩やかになシリン
ギングが抑制される。そして、ある遅延をもってノード
Ｃが１Ｈ“となるためトランジスタＴｒ３が導通し、時
刻ｔ３以降は抵抗Ｒがパイバスされるため最終的な″Ｌ
＃のレベルはほぼＯｖになる。
〔発明の効果］
以上のようにこの発明によれば、出力トランジスタと出
力端子間に比較的抵抗値の大きい抵抗体を挿入し、かつ
、ある遅延時間をもって、この抵抗ヲバイパスするスイ
ッチング素子を設けたことにより、リンギングの少ない
、かつＶｏＨ ， ＶＯＬマージンを充分に有する出
力回路が得られるという効果がある。
力端子間に比較的抵抗値の大きい抵抗体を挿入し、かつ
、ある遅延時間をもって、この抵抗ヲバイパスするスイ
ッチング素子を設けたことにより、リンギングの少ない
、かつＶｏＨ ， ＶＯＬマージンを充分に有する出
力回路が得られるという効果がある。
第１図はこの発明の一実施例を示す出力回路の回路図、
第２図は第１図の動作を説明する各ノードのタイミング
チャート、第３図は従来の出力回路ｋよび等価負荷回路
図、第４図は第３図の動作を説明する各ノードの電位変
化を示したタイミングチャート、第５図は従来の出力回
路の第３図の改良例を示す回路図である。 （１） 〜（７） ・・・インパータ， （８） ・Ｎ
Ｏ Ｒゲート、Ｔｒｉ〜Ｔｒ３・・・ＮチャンネルＭ
ＯＳ ｝ランジスタ。 なか、 を示す。 図中、 同一符号は同一、 または相当部分 第３図 第１１！１ 第、４図 ６ 第２図 ｔ． ｔｚ 第５崩 １Ｊ
第２図は第１図の動作を説明する各ノードのタイミング
チャート、第３図は従来の出力回路ｋよび等価負荷回路
図、第４図は第３図の動作を説明する各ノードの電位変
化を示したタイミングチャート、第５図は従来の出力回
路の第３図の改良例を示す回路図である。 （１） 〜（７） ・・・インパータ， （８） ・Ｎ
Ｏ Ｒゲート、Ｔｒｉ〜Ｔｒ３・・・ＮチャンネルＭ
ＯＳ ｝ランジスタ。 なか、 を示す。 図中、 同一符号は同一、 または相当部分 第３図 第１１！１ 第、４図 ６ 第２図 ｔ． ｔｚ 第５崩 １Ｊ
Claims (2)
- （１）チップ上で発生される何らかの信号を受けこの信
号をチップ外に出力するための第１のスイッチング素子
と出力端子を具備した半導体集積回路において、前記第
１のスイッチング素子と出力端子間に抵抗体が設けられ
、かつ、前記抵抗体と並列に第２のスイッチング素子が
設けられ、前記第２のスイッチング素子は前記第１のス
イッチング素子を駆動する入力信号から、ある遅延をも
つて導通するように制御される手段を有することを特徴
とする半導体集積回路。 - （２）ドレイン端が電源に接続され、ゲート端が″Ｈ″
出力信号線に接続され、ソース端が抵抗体の第１の電極
に接続された第１のトランジスタと、ドレイン端は前記
第１のトランジスタのソース端、及び抵抗体の第２の電
極に接続され、ゲート端が″Ｌ″出力信号線に接続され
、ソース端は接地端に接続された第２のトランジスタを
有し、前記抵抗体の第２の電極が出力端子に接続され、
前記抵抗体の第１及び第２の電極に、それぞれそのドレ
イン端及びソース端が接続され、かつ、そのゲート端が
前記″Ｈ″及び″Ｌ″出力信号の遅延信号を発生する手
段の出力に接続される第３のトランジスタを有すること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158954A JPH0323712A (ja) | 1989-06-20 | 1989-06-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158954A JPH0323712A (ja) | 1989-06-20 | 1989-06-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323712A true JPH0323712A (ja) | 1991-01-31 |
Family
ID=15682975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158954A Pending JPH0323712A (ja) | 1989-06-20 | 1989-06-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323712A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897676A (ja) * | 1994-09-27 | 1996-04-12 | Nec Corp | 出力回路 |
-
1989
- 1989-06-20 JP JP1158954A patent/JPH0323712A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897676A (ja) * | 1994-09-27 | 1996-04-12 | Nec Corp | 出力回路 |
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