JPH03195236A - 平衡伝送送信回路 - Google Patents
平衡伝送送信回路Info
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- JPH03195236A JPH03195236A JP1335829A JP33582989A JPH03195236A JP H03195236 A JPH03195236 A JP H03195236A JP 1335829 A JP1335829 A JP 1335829A JP 33582989 A JP33582989 A JP 33582989A JP H03195236 A JPH03195236 A JP H03195236A
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- power
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
- H03K19/017554—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017563—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
装置間を２線式信号線で接続して情報を伝送する平衡伝
送送信回路に関し、 装置間を接続するゲーブルの断か又は送（１；副回路の
電源断かを送信回路自身で識別できろよ−・にすること
を目的とし、 入力信号を受ける差動増幅回路を構成する各トランジス
タ、のコレクタに電源オフの時に高インピーダンスとな
る可変抵抗素子を接続］７、前記差動増幅回路のトラン
ジスタのコレクタと可変抵抗素子との接続点をベース入
力とするエミッタフォロワ回路のエミッタ出力をその出
力とするように構成する。
送送信回路に関し、 装置間を接続するゲーブルの断か又は送（１；副回路の
電源断かを送信回路自身で識別できろよ−・にすること
を目的とし、 入力信号を受ける差動増幅回路を構成する各トランジス
タ、のコレクタに電源オフの時に高インピーダンスとな
る可変抵抗素子を接続］７、前記差動増幅回路のトラン
ジスタのコレクタと可変抵抗素子との接続点をベース入
力とするエミッタフォロワ回路のエミッタ出力をその出
力とするように構成する。
［産業上の利用分野］
本発明は装置間を２線式信号線で接続して情報を伝送す
る平衡伝送送信回路に関する。
る平衡伝送送信回路に関する。
［従来の技術］
装置間を２線式信号線で接続して情報を伝送する平衡伝
送送信回路において、高速伝送を行う必要からＥＣＬ系
回路（トランジスタを非飽和領域で使用するようにした
回路）か用いられている。
送送信回路において、高速伝送を行う必要からＥＣＬ系
回路（トランジスタを非飽和領域で使用するようにした
回路）か用いられている。
第３図はＥＣＬ系平衡送信回路の一例を示す図である。
トランジスタＱｉ、Ｑ２を主な構成要素とする差動増幅
回路１のコレクタから信号を取り出してトランジスタＱ
４．Ｑ５よりなるエミッタフォロワ回路２のベースに入
力し、エミッタフォロワ回路２のエミッタ出力をその出
力としている。
回路１のコレクタから信号を取り出してトランジスタＱ
４．Ｑ５よりなるエミッタフォロワ回路２のベースに入
力し、エミッタフォロワ回路２のエミッタ出力をその出
力としている。
エミッタフォロワ回路２は主としてインピーダンス変換
のために用いられる。この回路を動作させる電源として
は接地電位をハイレベルとする負電圧−Ｖが用いられる
。
のために用いられる。この回路を動作させる電源として
は接地電位をハイレベルとする負電圧−Ｖが用いられる
。
トランジスタＱ３は差動増幅回路１を構成するトランジ
スタＱ２のベースに基準電圧を与えるものである。差動
増幅回路１を構成するトランジスタＱ１のベースには信
号入力が入っている。そして、基準電圧と信号入力との
差分がエミッタフォロワ回路２から入力されることにな
る。
スタＱ２のベースに基準電圧を与えるものである。差動
増幅回路１を構成するトランジスタＱ１のベースには信
号入力が入っている。そして、基準電圧と信号入力との
差分がエミッタフォロワ回路２から入力されることにな
る。
ＥＣＬ系素子は、Ｂｉｐ技術を使用しているため、半導
体上では実現困難であるが、近年開発されているＢｉ−
ＣＭＯ３の半導体技術を使用すれば、実現可能である。
体上では実現困難であるが、近年開発されているＢｉ−
ＣＭＯ３の半導体技術を使用すれば、実現可能である。
第４図はＢｉ−ＣＭＯ８の構成例を示す図である。ＭＯ
５回路を両側からＢｉｐ回路で挾むサンドイッチ構造に
なっている。
５回路を両側からＢｉｐ回路で挾むサンドイッチ構造に
なっている。
両側のＢｉｐ回路にＥＣＬ素子が用いられる。
［発明が解決しようとする課題］
ＥＣＬ系素子を用いた平衡送信回路を用いて直接受信側
と接続すると、送信側回路の電源断が検知できないとい
う問題がある。第５図（ａ）は信号伝送系の概念図であ
る。送信側からの−Ｆ−衡出力は、受信側で５０Ωの終
端抵抗に導かれる。このように構成された回路において
、送信側と受信側を結ぶケーブル３が断となると、受信
側アンプ４の入力電位は一２ｖとなる。そこで受信側ア
ンプ４として、第５図（ｂ）のような回路を用いること
により、ケーブル断を検知することができる。
と接続すると、送信側回路の電源断が検知できないとい
う問題がある。第５図（ａ）は信号伝送系の概念図であ
る。送信側からの−Ｆ−衡出力は、受信側で５０Ωの終
端抵抗に導かれる。このように構成された回路において
、送信側と受信側を結ぶケーブル３が断となると、受信
側アンプ４の入力電位は一２ｖとなる。そこで受信側ア
ンプ４として、第５図（ｂ）のような回路を用いること
により、ケーブル断を検知することができる。
これに対して、送信側回路の電源が断となると、エミッ
タフォロワ回路２を構成するトランジスタＱ４．Ｑ５は
オフとならずにオンとなり、図に示すように受信側の５
０Ω抵抗に電流が流れてしまう。この結果、受信側入力
では、両方の入力に同一レベル（ハイレベル）が入力さ
れたものとしてアンプ４の受信出力が不定となる。場合
によっては白色維音に同期して回路が発振状態となって
しまうという不具合がある。
タフォロワ回路２を構成するトランジスタＱ４．Ｑ５は
オフとならずにオンとなり、図に示すように受信側の５
０Ω抵抗に電流が流れてしまう。この結果、受信側入力
では、両方の入力に同一レベル（ハイレベル）が入力さ
れたものとしてアンプ４の受信出力が不定となる。場合
によっては白色維音に同期して回路が発振状態となって
しまうという不具合がある。
このため、従来の方式では、第６図に示すように、信号
系とは別に電源断情報を別の回路を用いて伝送している
。即ち、図に示すように、送信側に電源断情報を設定す
る情報設定部５を設け、受信側では、情報設定部５で設
定した電源断情報を受信して、その結果に基づき、信号
系の信号を禁１１−するようになっている。
系とは別に電源断情報を別の回路を用いて伝送している
。即ち、図に示すように、送信側に電源断情報を設定す
る情報設定部５を設け、受信側では、情報設定部５で設
定した電源断情報を受信して、その結果に基づき、信号
系の信号を禁１１−するようになっている。
本発明はこのような課題に鑑みてなされたものであって
、装置間を接続するケーブルの断か又は送信側回路の電
源断かを送信回路自身で識別できるようにすることがで
きる平衡伝送送信回路を提供することを目的としている
。
、装置間を接続するケーブルの断か又は送信側回路の電
源断かを送信回路自身で識別できるようにすることがで
きる平衡伝送送信回路を提供することを目的としている
。
［課題を解決するための手段］
第１図は本発明の原理構成図である。図において、１０
は入力信号を受ける差動増幅回路、１１は該差動増幅回
路１０の出力を送信するエミッタフォロワ回路である。
は入力信号を受ける差動増幅回路、１１は該差動増幅回
路１０の出力を送信するエミッタフォロワ回路である。
差動増幅回路１０はトランジスタＱ１１、Ｑ１２を主な
構成要素しており、エミッタフォロワ回路１１はトラン
ジスタＱ］３゜Ｑ１４より構成されている。トランジス
タＱ １２の入力には基準電位Ｖｒｅｆが、トランジス
タＱ１１の入力には信号入力が入っている。１２．］３
はトランジスタＱｉｌ、Ｑ１２のコレクタ負荷として接
続された可変抵抗素子である。これら可変抵抗素子１２
．１３は電源断の時高インピーダンスとなるような特性
をもっているものとする。
構成要素しており、エミッタフォロワ回路１１はトラン
ジスタＱ］３゜Ｑ１４より構成されている。トランジス
タＱ １２の入力には基準電位Ｖｒｅｆが、トランジス
タＱ１１の入力には信号入力が入っている。１２．］３
はトランジスタＱｉｌ、Ｑ１２のコレクタ負荷として接
続された可変抵抗素子である。これら可変抵抗素子１２
．１３は電源断の時高インピーダンスとなるような特性
をもっているものとする。
エミッタフォロワ回路１１には］・ランジスタＱ１．１
．Ｑ１２のコレクタから取り出した信号が入力されてい
る。
．Ｑ１２のコレクタから取り出した信号が入力されてい
る。
［作用］
第１図に示す回路を第５図に示す信号伝送系の送信回路
として用いたものとする。電源断の時には、可変抵抗素
子１２．１３が高インピーダンスとなるので、エミッタ
フォロワ回路１１を構成するトランジスタ０１３．Ｑ１
４には電流が流れない。従って、第５図に示すような電
流は流れなくなり、終端抵抗にハイレベルの電圧か乗る
ことはなくなる。つまり、終端抵抗の電位は一２Ｖにな
り、ケーブル断と同様となる。このようにして本発明に
よれば、送信回路自身に電源断の機能を持たせることが
できる。
として用いたものとする。電源断の時には、可変抵抗素
子１２．１３が高インピーダンスとなるので、エミッタ
フォロワ回路１１を構成するトランジスタ０１３．Ｑ１
４には電流が流れない。従って、第５図に示すような電
流は流れなくなり、終端抵抗にハイレベルの電圧か乗る
ことはなくなる。つまり、終端抵抗の電位は一２Ｖにな
り、ケーブル断と同様となる。このようにして本発明に
よれば、送信回路自身に電源断の機能を持たせることが
できる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す回路図である。
第１図と同一のものは、同一の符号を付して示す。
図において、可変抵抗素子１２．１３と１７では、ＭＯ
Ｓ ＦＥＴが用いられている。ＭＯＳ ＦＥＴ１２
．１３のゲートには、それぞれ抵抗Ｒ１とＲ２及びＲ３
とＲ４より分圧したバイアス電圧が印加されている。こ
のように構成された回路の動作を説明すれば、以下のと
おりである。
Ｓ ＦＥＴが用いられている。ＭＯＳ ＦＥＴ１２
．１３のゲートには、それぞれ抵抗Ｒ１とＲ２及びＲ３
とＲ４より分圧したバイアス電圧が印加されている。こ
のように構成された回路の動作を説明すれば、以下のと
おりである。
ＭＯＳ ＦＥＴ１２，１．３は電源が投入されている
場合のオン抵抗が所定の値になるように前記バイアス電
圧により調整されている。そして、差動増幅回路］Ｏに
入った信号は、増幅された後、エミッタフォロワ回路１
１に入り、該エミッタフォロワ回路１１でインピーダン
ス変換された後、８１４衡出力として出力される。
場合のオン抵抗が所定の値になるように前記バイアス電
圧により調整されている。そして、差動増幅回路］Ｏに
入った信号は、増幅された後、エミッタフォロワ回路１
１に入り、該エミッタフォロワ回路１１でインピーダン
ス変換された後、８１４衡出力として出力される。
ここで、若し−５，２ｖ電源が断になったものとする。
この時、ＭＯＳ ＦＥＴ１２． １３には電圧が印加
されなくなり、これらＭＯＳ ＦＥＴ１２．１３は高
インピーダンスになる。この結果、エミッタフォロワ回
路１１を構成するトランジスタＱ１３．Ｑ１４のベース
にはトランジスタＱ１３、Ｑｌ、４をオンにするに必要
な電流が流れなくなる。この結果、トランジスタ０１３
．Ｑｌ４はオフになる。この状態で、第５図に示す信号
伝送系を考えると、受信側の終端抵抗には電流が流れな
くなる。従って、受信側アンプ４の入力が全てハイレベ
ルとなることはなく、その入力はぼは２Ｖに維持される
。このようにして、本発明によれば電源断情報を送信回
路自身で受信側に伝えることができる。
されなくなり、これらＭＯＳ ＦＥＴ１２．１３は高
インピーダンスになる。この結果、エミッタフォロワ回
路１１を構成するトランジスタＱ１３．Ｑ１４のベース
にはトランジスタＱ１３、Ｑｌ、４をオンにするに必要
な電流が流れなくなる。この結果、トランジスタ０１３
．Ｑｌ４はオフになる。この状態で、第５図に示す信号
伝送系を考えると、受信側の終端抵抗には電流が流れな
くなる。従って、受信側アンプ４の入力が全てハイレベ
ルとなることはなく、その入力はぼは２Ｖに維持される
。このようにして、本発明によれば電源断情報を送信回
路自身で受信側に伝えることができる。
上述の説明では、可変抵抗素子としてＭＯＳＦＥＴを用
いたが、本発明はこれに限るものではなく、電源オン時
に所定の抵抗値、電源断の時に高インピーダンスとなる
素子であれば、どのようなものであってもよい。
いたが、本発明はこれに限るものではなく、電源オン時
に所定の抵抗値、電源断の時に高インピーダンスとなる
素子であれば、どのようなものであってもよい。
［発明の効果］
以上、詳細に説明したように、本発明によれば装置間を
接続するケーブルの断か又は送信側回路の電源断かを送
信回路自身で識別できるようにすることができ、実用上
の効果が大きい。
接続するケーブルの断か又は送信側回路の電源断かを送
信回路自身で識別できるようにすることができ、実用上
の効果が大きい。
第１図は本発明の原理構成図、
第２図は本発明の一実施例を示す回路図、第３図はＥＣ
Ｌ系平衡送信回路の一例を示す図、第４図はＢｉ−ＣＭ
ＯＳの構成例を示す図、第５図（ａ）は信号伝送系の概
念図、 第５図（ｂ）は受信側アンプの構成例を示す回路図、 第６図は従来方式の概念図である。 第１図において、 １０は差動増幅回路、 １１はエミッタフォロワ回路、 １２．１．３は可変抵抗素子、 Ｑ１１〜Ｑ１４はトランジスタである。
Ｌ系平衡送信回路の一例を示す図、第４図はＢｉ−ＣＭ
ＯＳの構成例を示す図、第５図（ａ）は信号伝送系の概
念図、 第５図（ｂ）は受信側アンプの構成例を示す回路図、 第６図は従来方式の概念図である。 第１図において、 １０は差動増幅回路、 １１はエミッタフォロワ回路、 １２．１．３は可変抵抗素子、 Ｑ１１〜Ｑ１４はトランジスタである。
Claims (1)
- 入力信号を受ける差動増幅回路（１０）を構成する各ト
ランジスタ（Ｑ１１）、（Ｑ１２）のコレクタに電源オ
フの時に高インピーダンスとなる可変抵抗素子（１２）
、（１３）を接続し、前記差動増幅回路（１０）のトラ
ンジスタ（Ｑ１１）、（Ｑ１２）のコレクタと可変抵抗
素子（１２）、（１３）との接続点をベース入力とする
エミッタフォロワ回路（１１）のエミッタ出力をその出
力とするように構成した平衡伝送送信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335829A JPH03195236A (ja) | 1989-12-25 | 1989-12-25 | 平衡伝送送信回路 |
| US07/630,061 US5142168A (en) | 1989-12-25 | 1990-12-19 | Emitter-coupled logic balanced signal transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335829A JPH03195236A (ja) | 1989-12-25 | 1989-12-25 | 平衡伝送送信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03195236A true JPH03195236A (ja) | 1991-08-26 |
Family
ID=18292870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335829A Pending JPH03195236A (ja) | 1989-12-25 | 1989-12-25 | 平衡伝送送信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5142168A (ja) |
| JP (1) | JPH03195236A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69334110T2 (de) * | 1992-06-15 | 2007-05-10 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung mit Eingangs-Ausgangsschnittstelle für kleine Signalamplituden |
| US5563540A (en) * | 1993-09-17 | 1996-10-08 | International Business Machines Corporation | Electronic switch having programmable means to reduce noise coupling |
| US5521809A (en) * | 1993-09-17 | 1996-05-28 | International Business Machines Corporation | Current share circuit for DC to DC converters |
| US5376830A (en) * | 1993-09-17 | 1994-12-27 | International Business Machines Corporation | High frequency slope compensation circuit for current programmed converter |
| US5430396A (en) * | 1994-07-27 | 1995-07-04 | At&T Corp. | Backplane bus for differential signals |
| US6369652B1 (en) * | 2000-05-15 | 2002-04-09 | Rambus Inc. | Differential amplifiers with current and resistance compensation elements for balanced output |
| US6724256B1 (en) * | 2002-11-07 | 2004-04-20 | International Business Machines Corporation | Receiver with delay insensitive to input amplitude and slew rate |
| JP2005184409A (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp | 通信用半導体集積回路およびそれを搭載した電子部品 |
| US7119600B2 (en) * | 2004-04-20 | 2006-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wide common mode high-speed differential receiver using thin and thick gate oxide MOSFETS in deep-submicron technology |
| TWI331847B (en) * | 2006-03-29 | 2010-10-11 | Realtek Semiconductor Corp | Transmitter for transmitting a transmission signal |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586000A (en) * | 1982-02-10 | 1986-04-29 | Ford Aerospace & Communications Corporation | Transformerless current balanced amplifier |
| JPS6145632A (ja) * | 1984-08-09 | 1986-03-05 | Nec Corp | 電流切換型論理回路 |
| US4616189A (en) * | 1985-04-26 | 1986-10-07 | Triquint Semiconductor, Inc. | Gallium arsenide differential amplifier with closed loop bias stabilization |
| US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| US4982120A (en) * | 1989-07-03 | 1991-01-01 | Dell Corporate Services Corporation | Power supply decoupling mechanism for integrated circuits |
| US5013938A (en) * | 1989-11-01 | 1991-05-07 | National Semiconductor Corporation | ECL cutoff driver circuit with reduced stanby power dissipation |
-
1989
- 1989-12-25 JP JP1335829A patent/JPH03195236A/ja active Pending
-
1990
- 1990-12-19 US US07/630,061 patent/US5142168A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5142168A (en) | 1992-08-25 |
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