JPH03196092A - デコード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、レベルシフト機能を備えたデコード回路に関
するものである。

〔従来の技術〕

デコード回路を利用したものにパソコンの液晶パネルの
駆動部があり、その−具体例は、第４図に示すように、
１個の画素に対応する出力（Ｐｎ　）にスイッチ（Ｓｏ
　）〜（Ｓ、）を介して８個の電源（Ｖｏ　）〜（Ｖ、
）を接続したもので、８個のスイッチ（Ｓｏ）〜（Ｓｔ
）のＯＮ、ＯＦＦをロジックにて制御することにより電
源（Ｖｏ　）〜（Ｖ、）を選択して出力（Ｐｎ）に印加
する電圧を制御する。上記スイッチ（Ｓ。

〜（Ｓ、）は、第５図に示すように、Ｐ、Ｎ各チャンネ
ルの電界効果トランジスタ（Ｑｌ）（Ｑ２）（以下、単
にＦＥＴと称す、）の各ソース、ドレインを並列接続し
て電源（ｖＯ）〜） （■、）と出力（Ｐｎ　）間に挿入し、各ＦＥＴ（Ｑ、
）（Ｇ２　）のゲート（Ｇ１）（Ｇ２）に入力及び反転
入力電圧（Ｗ）（Ｗ）を同時に印加して０ＮＳＯＦＦを
制御する。ここで、上記入力及び反転入力電圧（Ｗ）　
　（Ｗ″）は、３ビツト入力の８階調のデコード回路を
用いてその８個の出力及び反転出力より取り出す。更に
、デコード回路（ＤＥｏ　）は５ｖで駆動するのに対し
、スイッチ（Ｓｏ　）〜（Ｓ、）は５Ｖ以上の高圧で駆
動するため、第４図に示すように、デコード回路（ＤＥ
ｏ　）をレベルシフト回路（ＬＥ）を介して出力回路（
Ｓ）としての上記スイッチ（Ｓｏ　）〜（Ｓ、）に接続
し、デコード回路（ＤＥｏ　）の出力レベルを高めてい
る。

上記デコード回路（ＤＥｏ　）は、第７図に示すブロッ
ク図のように、３つの入力（Ａ）（Ｂ）（Ｃ）及びその
反転入力（Ａ）（Ｂ）（で）を３本ずつ８組に組み合わ
せて、８個のＮＡＮＤゲー）　（Ｎｏ　）〜（Ｎ、）に
３本ずつ入力すると共に、出力ＣＤ）とその反転出力（
Ｄ）をレベルシフト回路（ＬＨ）に入力する。上記ＮＡ
ＮＤゲート（Ｎ）は、第８図に示すように、３個のＰチ
ャンネルＦＥＴ　（Ｇ３　）（Ｇ４　）（Ｑ％　）の各
ソース、ドレインを並列接続したものと、３個のＮチャ
ンネルＦＥＴ　（Ｑｕ　）（Ｑ？　）（Ｑ、）の各ソー
ス、ドレインを直列接続したものとを直列接続して高圧
電源（Ｈｏ　）と接地線（ＧＮＤ）間に挿入し、直列接
続点より出力端子（Ｎゎ）を導出する。そして、上記Ｐ
及びＮ各チャンネルＦＥＴ（Ｇ３）〜（Ｑ、）の各ゲー
）　（Ｇ３　）　　（ｃｓ　）と（Ｇ４　）（Ｇ、）と
（ＣＩ）（Ｇｌ）より３つの入力端子（Ｎ、＞（Ｎｍ　
）　　（Ｎｃ　）を導出したもので、入力がすべて“１
”の時のみ出力がＯ”となり、それ以外の入力では出力
が“ｌ”となる、そして、出力端子（Ｎ工）をそのまま
、又は反転回路（ＲＥ）を経てレベルシフト回路（ＬＨ
）に入力する。

又、上記レベルシト回路（ＬＨ）は、第９図に示すよう
に、ＰチャンネルＦＥＴ（Ｑｕ）のソース、ドレインを
高圧電源（Ｈ２）と出力端子（ＯＵＴ）間に挿入してゲ
ート（Ｇｓ　）を反転出力端子（ＯＵＴ）に接続すると
共に、ＰチャンネルＦＥＴ　（Ｑゎ）のソース、ドレイ
ンを高圧電源Ｄｉ２）と反転出力端子（ＯＵＴ）間に挿
入してゲー）（Ｇカ）を出力端子（ＯＵＴ）に接続し、
かつ、出力及び反転出力端子（ＯＵＴ）（び■了）と接
地線（ＧＮＤ）間にそれぞれＮチャンネルＦ　ＥＴ　（
Ｑｕ　）　　（Ｇｓ２）のソース、ドレインを挿入して
その各ゲート（Ｇｕ）（Ｇ１２）より入力及び反転入力
端子（ＩＮ）（ＩＮ）を導出したもので、デコード回路
（ＤＥｏ　）の各ＮＡＮＤゲート（ＮＯ）〜（Ｎ、）毎
に設ける。そして、入力及び反転入力端子（ＩＮ）（丁
Ｘ）にデコード回路（ＤＥｏ　）から詳しくはＮＡＮＤ
ゲー）　（Ｎｏ　）〜（Ｎ？）から“ｌ”信号（５Ｖ）
　、又は“０”信号（Ｏｖ）を入力する０例えば入力端
子（ＩＮ）に“１”信号、反転入力端子（］）に“Ｇ０
信号を入力すると、ＦＥＴ　（Ｑｕ）（Ｑカ）が順次、
導通して反転出力端子（ＯＵＴ）に高圧電源（Ｈ２）が
出力されると共に、ＦＥＴ　（Ｑｕ２）（Ｑｕ　）が遮
断して出力端子（ＯＵＴ）が接地される。

そこで、上記端子（ＯＵＴ）（ＯＵＴ）より第５図に示
すスイッチ（ＳＯ）〜（Ｓ７）の各ゲー）　（（１，ｔ
　）　　（Ｇ２　）　ニ５ｖ以上の高圧電源（Ｈ２）及
びＯｖを印加すると、そのソース、ドレイン間が導通し
、又、入力及び反転入力端子（ＩＮ）（ＩＮ）の信号を
入れ換えると、スイッチ（ＳＯ）〜（Ｓ、）が遮断する
。

上記動作を各ＮＡＮＤゲート（ＮＯ）〜（Ｎ、）毎に制
御して行い、スイッチ（ＳＯ）〜（Ｓ、）のＯＮ、ＯＦ
Ｆを制御する。

〔発明が解決しようとする課題〕 ところで、上述したデコード回路（ＤＥｏ　）によれば
、レベルシフト回路（Ｌｌりによって電圧レベルを変換
して出力回路（Ｓ）に接続する。

そのため、レベルシフト回路（ＬＨ）が必要な分、トラ
ンジスタ数や配線数が多（なってチップ面積の小型化を
妨げるという不具合があった。

又、階調数が多くなっても同様である。

〔課題を解決するための手段〕

本発明は、高圧電源と出力端子の間にソース、ドレイン
を挿入すると共に、ゲートを反転出力端子に接続した一
導電型チャンネルの第１電界効果ｌ・ランジスタと、高
圧電源と反転出方端子の間にソース、ドレインを挿入す
ると共に、ゲートを出力端子に接続した一導電型チャン
ネルの第２電界効果トランジスタと、複数の他導１型チ
ャンネルの第３電界効果トランジスタをその各ソース、
ドレインを直列接続してなり、両端のソース、ドレイン
を上記出力端子と接地線間に挿入すると共に、各ゲート
から入力端子を導出した第３電界効果トランジスタ群と
、複数の他導電型チャンネルの第４電界効果トランジス
タをその各ソース、ドレインを並列接続して上記反転出
力端子と接地線間に挿入すると共に、各ゲートから反転
入力端子を導出した第４電界効果トランジスタ群とを具
備したことを特徴とする。

〔作用〕

上記技術的手段によれば、デコード回路にレベルシフト
機能が付加され、トランジスタ数や配線数が減少する。

〔実施例〕

本発明の実施例を第１図乃至第３図を参照して以下に説
明する。まず第１図は３ビツト入力の本発明に係るデコ
ード回路（ＤＩりの回路図を示し、図において（Ｑｌ、
１）（Ｑ、、）は第１、第２ＦＥＴ、（Ｑ、。）（Ｑｍ
。）は第３、第４ＦＥＴ群、（ＩＮｌ）ＣＩＮｘ　）（
ＩＮ３　）は入力端子、（ＩＮ、）（ＩＮ、）（ＩＮ３
）は反転入力端子、（ＯＵＴ）は出力端子、（ＯＵＴ）
は反転出力端子、（ｆ（）は高圧電源、（ＧＮＤ）は接
地線である。上記第１　Ｆ　ＥＴ　（Ｑ＋。）はＰチャ
ンネルで、高圧電源（Ｈ）と出力端子（ＯＵＴ）の間に
ソース、ドレインを挿入すると共に、ゲート（Ｇ、）を
反転出力端子（ＯＵＴ）に接続する。第２ＦＥＴ（Ｑｌ
。）はＰチャンネルで、高圧電源（Ｈ）と反転出力端子
（ＯＵＴ）の間にソース、ドレインを挿入すると共に、
ゲート（ｃｇ。）を出力端子（ＯＵＴ）に接続する、第
３ＦＥＴ群（Ｑ、。）は３個のＮチャンネル第３ＦＥＴ
（Ｑｌ１）ＣＱｓｚ）ＣＱｓｘ）をその各ソース、ドレ
インを直列接続してなり、両端のソース、ドレインを出
力端子（ＯＵＴ）と接地ｗＡ（ＧＮＤ）間に挿入すると
共に、各ゲート（Ｇｌ、）　　（ｃｉｔ）　　（Ｇｚｉ
）から入力端子（ＩＮ。

（ＩＮ２　）（ＩＮｓ　）を導出したものである。

第４ＦＥＴ群（Ｑ、、）は３個のＮチャンネル第４ＦＥ
Ｔ　（Ｑｍ、）（Ｑ４ｇ）（Ｑ４ｍ）をその各ソース、
ドレインを並列接続して反転出力端子（ＯＵＴ）と接地
線（ＧＮＤ）間に挿入すると共に、各ゲート（Ｇ　４１
　）　　（Ｇ　＝１）　　（Ｇ４３）から反転入力端子
（ＩＮ、）（ＩＮ２）（ＩＮ３）を導出したものである
。

上記構成に基づき本発明の動作を次に説明する。まず高
圧電源（Ｈ）に５ｖ以上の高圧を印加すると共に、人力
及び反転入力端子（ｒ）〜（ＴＴ；″）にＯ又は５ｖの
“０″又は“１”） 信号を入力する。そこで、入力端子（ＩＮｔ）ＮＮ２　
）（ＩＮ、）にすべてｌ”信号、従って、反転入力端子
ＮＮｔ　）（ＩＮ２）（ＩＮ３に“０”信号を入力する
と、第３　Ｆ　ＥＴ　（Ｑｓ＋）（Ｑ、、）（Ｑ、、）
が導通して第４　Ｆ　ＥＴ　（Ｑａ＋）（Ｑｍ、）（Ｑ
、、）が遮断する。更に、第２ＦＥ’ｒ（Ｑｘ。）が導
通して第１　ＦＥＴ　（Ｑｍ　）が遮断し、出力端子（
ＯＵＴ）が接地されて反転出力端子（ＯＵＴ）に高圧電
源（Ｈ）を出力する。そして、上記以外の信号が入力及
び反転入力端子（ＩＮ、）〜（ＩＮ３）に入力すると、
反転出力端子（ＯＵＴ）が接地されて出力端子（ＯＵＴ
）に高圧電源（Ｈ）を出力する。

即ち、第３、第４ＦＥＴ群（Ｑ、。）（Ｑｍ。）は、８
個のＮＡＮＤゲートの組からなるデコード機能を持つと
共に、その出力を第１、第２ＦＥＴ（Ｑｔｏ）（Ｑｘ。

）によってレベル変換しており、デコード回路（ＤＢ）
がレベルシフト機能を具備する。そこで、第２図に示す
ように、上記デコード回路（ＤＥ）をレベルシフト回路
を介） することなく直接、出力回路（Ｓ）に接続することがで
きる。そのため、レベルシフト回路（Ｌｌりとデコード
回路（ＤＢ）間の配線が不要になると共に、トランジス
タ数も減少する０例えば、８階調ではトランジスタ数は
、従来、（８（デコード回路のＮＡＮＤゲートと反転回
路のトランジスタ数の和）＋４（レベルシフト回路のト
ランジスタ数））Ｘ８−９６である。のに対し、上記実
施例では８　Ｘ　８　＝６４となる。又、配線数もレベ
ルシフト回路（ＬＨ）とデコード回路（ＤＢ）間の配線
が０となって１０本減少する。

更に、第３図に示すように、入力数をｎピッ］トにして
も同様に実施され、又、ＦＥＴのＮチャンネルとＰチャ
ンネルを入れ換えても同様である。

［発明の効果］ 本発明によれば、デコード回路にレベルシフト機能を付
加して同一チップに組み込むようにしたから、配線とト
ランジスタ数が減ってチップの小型化を実現できる。

【図面の簡単な説明】

第１図は本発明に係るデコード回路の一実施例を示す３
ビツト入力の回路図、第２図は本発明に係るデコード回
路と出力回路の接続を示すブロック図、第３図は本発明
に係るデコード回路の他の実施例を示すｎビット入力の
回路図、第４図はデコード回路の一応用例である液晶パ
ネルの出力とその電源の接続を示すブロック図、第５図
は第４図に含まれるスイッチの回路図、第６図は従来の
デコード、レベルシフト及び出力の各回路の接続を示す
ブロック図、第７図は従来のデコード回路のブロック図
、第８図は第７図のデコード回路の一つのＮＡＮＤゲー
トと反転回路の回路図、第９図は従来のレベルシフト回
路の回路図である。 （Ｑ、）−・第１電界効果トランジスタ、（Ｑ、。）・
−・第２電界効果トランジスタ、（Ｑｓ。）−・第３電
界効果トランジスタ群、（Ｑ、。）・−第４電界効果ト
ランジスタ群、（Ｉ（）−・−高圧電源、　　（ＯＵ　
Ｔ　）　−出力端子、（ＯＵＴ）・−反転出力端子、 （ＧＮＤ）・−接地線、 （ＩＮｔ）〜（ＩＮｎ）−・・・入力端子、（ＩＮＫ）
　〜（ＩＮｎ　）・・−反転入力端子。

Claims (1)

【特許請求の範囲】
1. （１）高圧電源と出力端子の間にソース、ドレインを挿
   入すると共に、ゲートを反転出力端子に接続した一導電
   型チャンネルの第１電界効果トランジスタと、高圧電源
   と反転出力端子の間にソース、ドレインを挿入すると共
   に、ゲートを出力端子に接続した一導電型チャンネルの
   第２電界効果トランジスタと、複数の他導電型チャンネ
   ルの第３電界効果トランジスタをその各ソース、ドレイ
   ンを直列接続してなり、両端のソース、ドレインを上記
   出力端子と接地線間に挿入すると共に、各ゲートから入
   力端子を導出した第３電界効果トランジスタ群と、複数
   の他導電型チャンネルの第４電界効果トランジスタをそ
   の各ソース、ドレインを並列接続して上記反転出力端子
   と接地線間に挿入すると共に、各ゲートから反転入力端
   子を導出した第４電界効果トランジスタ群とを具備した
   ことを特徴とするデコード回路。