JPH0355913A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH0355913A JPH0355913A JP1191753A JP19175389A JPH0355913A JP H0355913 A JPH0355913 A JP H0355913A JP 1191753 A JP1191753 A JP 1191753A JP 19175389 A JP19175389 A JP 19175389A JP H0355913 A JPH0355913 A JP H0355913A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output buffer
- buffer
- selection
- high impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 56
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23C—MILLING
- B23C5/00—Milling-cutters
- B23C5/02—Milling-cutters characterised by the shape of the cutter
- B23C5/10—Shank-type cutters, i.e. with an integral shaft
- B23C5/1009—Ball nose end mills
Landscapes
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、出力バッファに関し、特にＭＯＳＬＳＩの出
力バッファに関する。
力バッファに関する。
従来のＭＯＳ ＬＳＩの出力バッファを第３図に示す
。同図に示すように、出力バッファはインバータ９と、
Ｐ型及びＮ型ＭＯＳ｝ランジスタから成るインバータ１
０とで構成されており、入力端子１から入力された信号
はインバータ９、インバータ１０を経て出力端子２から
出力される。この出力の電流値はインバータＩＯを構威
しているＰ型及びＮ型ＭＯＳ｝ランジスタのサイズによ
って決定される。また，この出力の電流値は通常、ある
特定の負荷を駆動するための最適値に設定される． 〔発明が解決しようとする課題〕 上述した従来の出力バッファは出力段のトランジスタサ
イズが固定されているため、出力電流値は一定であり、
駆動能力を可変する事が出来ない。
。同図に示すように、出力バッファはインバータ９と、
Ｐ型及びＮ型ＭＯＳ｝ランジスタから成るインバータ１
０とで構成されており、入力端子１から入力された信号
はインバータ９、インバータ１０を経て出力端子２から
出力される。この出力の電流値はインバータＩＯを構威
しているＰ型及びＮ型ＭＯＳ｝ランジスタのサイズによ
って決定される。また，この出力の電流値は通常、ある
特定の負荷を駆動するための最適値に設定される． 〔発明が解決しようとする課題〕 上述した従来の出力バッファは出力段のトランジスタサ
イズが固定されているため、出力電流値は一定であり、
駆動能力を可変する事が出来ない。
例えば、この出力バッファを蛍光表示管等のセグメント
の出力バッファとして使用する場合を考える．従来の出
力バッファの場合、使用する表示素子に合わせて駆動能
力を決定し、バッファのサイズを決定しているため、バ
ッファの駆動能力以上の電流を必要とする表示素子には
使用できない。
の出力バッファとして使用する場合を考える．従来の出
力バッファの場合、使用する表示素子に合わせて駆動能
力を決定し、バッファのサイズを決定しているため、バ
ッファの駆動能力以上の電流を必要とする表示素子には
使用できない。
また、バッファの駆動能力に対して極端に少ない電流で
動作する表示素子を使用する場合は不必要な電力を消費
する事につながるだけではなく、素子の破壊を招く事に
もなりかねないという欠点があった。
動作する表示素子を使用する場合は不必要な電力を消費
する事につながるだけではなく、素子の破壊を招く事に
もなりかねないという欠点があった。
本発明の目的は、出力電流値を可変することにより駆動
能力を制御することが可能な出力バッファ回路を提供す
ることにある。
能力を制御することが可能な出力バッファ回路を提供す
ることにある。
本発明の出力バッファ回路は、相異るトランジスタサイ
ズで構成され、出力を共通接続された複数の相補型ＭＯ
Ｓ出力バッファ回路と、該複数の相補型ＭＯＳ出力バッ
ファ回路の一つを選択し、信号を印加する選択回路とを
有する。
ズで構成され、出力を共通接続された複数の相補型ＭＯ
Ｓ出力バッファ回路と、該複数の相補型ＭＯＳ出力バッ
ファ回路の一つを選択し、信号を印加する選択回路とを
有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための構成図
である。入力端子１より入力された信号は、選択回路４
に入る．選択回路４は４つの論理ゲートより構成されて
いる．すなわち、入力端子１より入力される信号と選択
信号入力端子３より入力される選択信号の反転信号をと
り込み、その出力端子が出力バッファ５のＰチャネルト
ランジスタ５ｌのゲートに接続されている２人力ＮＡＮ
Ｄゲート４１．前入力信号と選択信号をとり込み、その
出力端子が出力バッファ５のＮチャネルトランジスタ５
２のゲートに接続されている２人力ＮＯＲゲート４２．
入力信号と選択信号をとり込みその出力端子が出力バッ
ファ６のＰチャネルトランジスタ６１のゲートに接続さ
れている２人力ＮＡＮＤゲート４３。入力信号と選択信
号の反転信号をとり込み、その出力端子が出力バッフ７
６０Ｎチャネルトランジスタ６２のゲートに接続されて
いる２人力ＮＯＲゲート４４から構威されている。この
選択回路４によって、常に出力バッファ５あるいは出力
バッファ６の内のどちらか一方だけ入力信号を出力する
出力バッファとして動作させ、他方の出力をハイインピ
ーダンスとする事が出来、出力バッファの選択が可能と
なる。また、出力バッファ５は出力バッファ６よりもト
ランジスタサイズを大きく設定している。例えば、選択
信号が″Ｈ″レベルのときには、出力バッファ５のトラ
ンジスタはＰチャネル側５１％Ｎチャネル側５２共にオ
フ状態となり出力がハイインピーダンスと々るため、ト
ランジスタのサイズが小さい出力バ，ファ６から電流値
の小さい出力が得られる．逆に、選択信号が″Ｌ”レベ
ルのときには、出力バッファ６の出力がハイインピーダ
ンスとなり、トランジスタのサイズが大きい出力バッフ
ァ５から電流値の大きい出力が得られる．本実施例によ
れば、出力バッファの駆動電流を選択する事が可能とな
る。
である。入力端子１より入力された信号は、選択回路４
に入る．選択回路４は４つの論理ゲートより構成されて
いる．すなわち、入力端子１より入力される信号と選択
信号入力端子３より入力される選択信号の反転信号をと
り込み、その出力端子が出力バッファ５のＰチャネルト
ランジスタ５ｌのゲートに接続されている２人力ＮＡＮ
Ｄゲート４１．前入力信号と選択信号をとり込み、その
出力端子が出力バッファ５のＮチャネルトランジスタ５
２のゲートに接続されている２人力ＮＯＲゲート４２．
入力信号と選択信号をとり込みその出力端子が出力バッ
ファ６のＰチャネルトランジスタ６１のゲートに接続さ
れている２人力ＮＡＮＤゲート４３。入力信号と選択信
号の反転信号をとり込み、その出力端子が出力バッフ７
６０Ｎチャネルトランジスタ６２のゲートに接続されて
いる２人力ＮＯＲゲート４４から構威されている。この
選択回路４によって、常に出力バッファ５あるいは出力
バッファ６の内のどちらか一方だけ入力信号を出力する
出力バッファとして動作させ、他方の出力をハイインピ
ーダンスとする事が出来、出力バッファの選択が可能と
なる。また、出力バッファ５は出力バッファ６よりもト
ランジスタサイズを大きく設定している。例えば、選択
信号が″Ｈ″レベルのときには、出力バッファ５のトラ
ンジスタはＰチャネル側５１％Ｎチャネル側５２共にオ
フ状態となり出力がハイインピーダンスと々るため、ト
ランジスタのサイズが小さい出力バ，ファ６から電流値
の小さい出力が得られる．逆に、選択信号が″Ｌ”レベ
ルのときには、出力バッファ６の出力がハイインピーダ
ンスとなり、トランジスタのサイズが大きい出力バッフ
ァ５から電流値の大きい出力が得られる．本実施例によ
れば、出力バッファの駆動電流を選択する事が可能とな
る。
第２図は、本発明の第２の実施例を説明するための回路
図である．入力端子１から入力された信号は、インバー
タ７を通り、選択回路８に入る．選択回路８は、各出力
バッファのＰチャネル側及びＮチャネル側トランジスタ
のゲート入力線路にトランスミッションゲートな設け、
更に、各トランジスタのソースーゲート間にトランスミ
ッションゲートを介して配線を施してあり、各出力バッ
ファの入力側−ゲート間のトランスミッションゲート対
とソースーゲート間のトランスミッションケート対は互
いに逆の動作、すなわち一方の対がオンの時他方の対が
オフとなる様構成されておリ、更に各出力ハッファのト
ランスミッションゲートの組が互いに逆の動作をする様
に構成されている．この選択回路８によって、常に出力
バッファ５あるいは出力バッファ６の内のとちらが一方
だけを出力バッファとして動作させ、他方の出力をハイ
インピーダンスとする事が出来、出力バッファの選択が
可能となる。
図である．入力端子１から入力された信号は、インバー
タ７を通り、選択回路８に入る．選択回路８は、各出力
バッファのＰチャネル側及びＮチャネル側トランジスタ
のゲート入力線路にトランスミッションゲートな設け、
更に、各トランジスタのソースーゲート間にトランスミ
ッションゲートを介して配線を施してあり、各出力バッ
ファの入力側−ゲート間のトランスミッションゲート対
とソースーゲート間のトランスミッションケート対は互
いに逆の動作、すなわち一方の対がオンの時他方の対が
オフとなる様構成されておリ、更に各出力ハッファのト
ランスミッションゲートの組が互いに逆の動作をする様
に構成されている．この選択回路８によって、常に出力
バッファ５あるいは出力バッファ６の内のとちらが一方
だけを出力バッファとして動作させ、他方の出力をハイ
インピーダンスとする事が出来、出力バッファの選択が
可能となる。
また、出力バッファ５は出力バッファ６よりもトランジ
スタサイズを大きく設定している。例えば、選択信号が
“Ｈ”レベルのときには、出力バッファ５のトランジス
タはＰチャネル５１側、Ｎチャネル５２側共にオフ状態
となり、出力がハイインピーダンスとなり、トランジス
タサイズが小さい出力バッファ６から電流値の小さい出
力が得られる。逆に、選択信号が“Ｌ”レベルのときに
は、出力バッファ６の出力がハイインピーダンスと々り
、トランジスタのサイズが大きい出力バッファ５から電
流値の大きい出力が得られる．この様にして出力バッフ
ァの駆動電流をコントロールする事が可能となる。
スタサイズを大きく設定している。例えば、選択信号が
“Ｈ”レベルのときには、出力バッファ５のトランジス
タはＰチャネル５１側、Ｎチャネル５２側共にオフ状態
となり、出力がハイインピーダンスとなり、トランジス
タサイズが小さい出力バッファ６から電流値の小さい出
力が得られる。逆に、選択信号が“Ｌ”レベルのときに
は、出力バッファ６の出力がハイインピーダンスと々り
、トランジスタのサイズが大きい出力バッファ５から電
流値の大きい出力が得られる．この様にして出力バッフ
ァの駆動電流をコントロールする事が可能となる。
以上説明したように、本発明の出力バッファは、複数の
、ディメンジョンが異なる出力バッファと、それらの内
のどれか一つだけを選択するための選択回路を設けるこ
とにより、出力電流値、すなわち駆動能力をコントロー
ルする事が可能となり、例えば複数種の表示素子に対し
てそれぞれ最適条件に近い条件で使用することができる
．
、ディメンジョンが異なる出力バッファと、それらの内
のどれか一つだけを選択するための選択回路を設けるこ
とにより、出力電流値、すなわち駆動能力をコントロー
ルする事が可能となり、例えば複数種の表示素子に対し
てそれぞれ最適条件に近い条件で使用することができる
．
第１図は本発明の第１の実施例を説明するための構成図
、第２図は本発明の第２の実施例を説明するための構成
図、第３図は従来例を説明するための構成図である． １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・選択信号入力端子、４・・・・・・選択回
路、５・・・・・・出力バッファ、６・・・・・・出力
バッファ、７・・・・・・インバータ、８・・・・・・
選択回路、 ９・・・・・・インバータ、 １ ０・・・・・・イ ンバータ。
、第２図は本発明の第２の実施例を説明するための構成
図、第３図は従来例を説明するための構成図である． １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・選択信号入力端子、４・・・・・・選択回
路、５・・・・・・出力バッファ、６・・・・・・出力
バッファ、７・・・・・・インバータ、８・・・・・・
選択回路、 ９・・・・・・インバータ、 １ ０・・・・・・イ ンバータ。
Claims (1)
- 相異なるトランジスタサイズで構成され、出力を共通
接続された複数の相補型ＭＯＳ出力バッファ回路と、前
記複数の相補型ＭＯＳ出力バッファ回路の一つを選択し
入力信号を印加する選択回路とを有することを特徴とす
る出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191753A JPH0355913A (ja) | 1989-07-24 | 1989-07-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191753A JPH0355913A (ja) | 1989-07-24 | 1989-07-24 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355913A true JPH0355913A (ja) | 1991-03-11 |
Family
ID=16279933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191753A Pending JPH0355913A (ja) | 1989-07-24 | 1989-07-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355913A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
| US5483479A (en) * | 1992-04-22 | 1996-01-09 | Mitsubishi Denki Kabushiki Kaisha | Associative storage memory |
| US5773999A (en) * | 1995-09-28 | 1998-06-30 | Lg Semicon Co., Ltd. | Output buffer for memory circuit |
| JPH10308096A (ja) * | 1997-04-30 | 1998-11-17 | Samsung Electron Co Ltd | 動作周期適応型のデータ出力バッファ |
| JP2006216211A (ja) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | 半導体記憶素子におけるデータ出力回路及びその方法 |
-
1989
- 1989-07-24 JP JP1191753A patent/JPH0355913A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483479A (en) * | 1992-04-22 | 1996-01-09 | Mitsubishi Denki Kabushiki Kaisha | Associative storage memory |
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
| US5773999A (en) * | 1995-09-28 | 1998-06-30 | Lg Semicon Co., Ltd. | Output buffer for memory circuit |
| JPH10308096A (ja) * | 1997-04-30 | 1998-11-17 | Samsung Electron Co Ltd | 動作周期適応型のデータ出力バッファ |
| JP2006216211A (ja) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | 半導体記憶素子におけるデータ出力回路及びその方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4680487A (en) | Input/output port including auxiliary low-power transistors | |
| KR100591520B1 (ko) | 감소된 전압 입출력의 3상태 버퍼 및 그 제조 방법 | |
| US5013937A (en) | Complementary output circuit for logic circuit | |
| US5376926A (en) | Liquid crystal driver circuit | |
| JPH0355913A (ja) | 出力バッファ回路 | |
| US4471238A (en) | Current-driven logic circuits | |
| JP2920043B2 (ja) | 相補形ｆｅｔを用いたドライバ装置 | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| JPH06214527A (ja) | 出力回路 | |
| JPH05167364A (ja) | 半導体回路 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| EP0548551A1 (en) | Logic circuit having high speed low power consumption characteristic | |
| JPS61112424A (ja) | 出力バツフア回路 | |
| JPH03258115A (ja) | インバータ回路装置 | |
| JPH08107346A (ja) | 同時双方向入出力バッファ | |
| JPH07170171A (ja) | 半導体集積回路装置 | |
| JPH0258925A (ja) | 出力回路 | |
| JPH0411410A (ja) | 集積回路 | |
| JP3190843B2 (ja) | プログラム可能なバッファ回路 | |
| JPH022206A (ja) | 半導体集積回路 | |
| JPS59205818A (ja) | 出力回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH02273965A (ja) | 入力回路 | |
| JPH04213919A (ja) | 半導体集積回路 | |
| JPH01286615A (ja) | 出力バッファ回路 |