JPH03196530A

JPH03196530A - 半導体装置の製造方法

Info

Publication number: JPH03196530A
Application number: JP33480989A
Authority: JP
Inventors: Toyota Morimoto; 豊太森本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-26
Filing date: 1989-12-26
Publication date: 1991-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は、半導体装置の製造方法に係り。

特に高速動作が可能で信頼性の高いＭｏＳトランジスタ
の製造方法に関する。

（従来の技術）シリコン基板を用いたＭＯＳトランジスタの微細化、高
集積化は目覚ましいものがある。

第２図は従来のＭＯＳトランジスタの製造方法を工程順
に断面図で示したものである。

Ｐ型シリコン基板１０１表面に選択酸化により素子分離
領域１０２を形成する。次に、Ｐ型シリコン基板１０１
の素子領域表面上に薄い酸化膜１０３を形成した後、全
面に耐酸化性マスクとなる窒化膜１０４を堆積し、続い
て第１の多結晶シリコン膜１０５を堆積する。　この第
１の多結晶シリコン膜１０５のうち素子分離領域上の不
要な部分は熱酸化により熱酸化１Ｉ１１０６に変える。

次に、第１の多結晶シリコン膜１０５に２０ＫｅＶ　５
　Ｘ　１０１１０ｌ３”の条件でヒ素をイオン注入して
添加し、フォトエツチングにより第１の多結晶シリコン
膜１０５をエツチングして開口を設ける。（第２図（ａ
））次に、酸素雰囲気中で熱処理して第１の多結晶シリコン
膜１０５の表面に熱酸化膜１０７を形成し、この熱酸化
膜１０７をマスクとして開口部の窒化膜１０４を加熱リ
ン酸水溶液でエツチング除去する。そして震出した熱酸
化膜１０３をフッ化アンモニウム水溶液で除去してＰ型
シリコン基板１０１　を露出させる。このとき、開口部
の窒化膜１０４のエツチングを意図的にオーバエツチン
グすることによりオーバハング部を形成し、第１の多結
晶シリコン膜１０５の一部を露出させる。次に、第２の
多結晶シリコン膜１０８を全面に堆積してオーバハング
部の下に空洞部も埋め込み、その後、第２の多結晶シリ
コン＠　１０８　をエツチングして開口部のＰ型シリコ
ン基板１０１を露出させる。（第２図（ｂ））次に震出
させたＰ型シリコン基板１０１上及び第２の多結晶シリ
コン膜１０８の側面に熱酸化による熱酸化膜１０９を形
成する。　このとき、第１の多結晶シリコン膜１０５に
予めドープしておいたヒ素を前記オーバハング部の第２
の多結晶シリコン膜１０８を介してＰ型シリコン基板１
０１に拡散させ、ソース領域１１０．ドレイン領域１１
１を形成する。次に、ＣＶＤ絶縁膜１１２を堆積し、反
応性イオンエツチングによりエツチングして開口部の側
壁にのみＣＶＤ絶縁膜１１２を残す。（第２図（Ｃ））
次に、ボロンをイオン注入してチャネル領域１１３を形
成する。次に露出部の熱酸化膜１０９を除去し、続いて
再度熱酸化によりゲート酸化膜１１４を形成する０次に
、高濃度にヒ素をイオン注入した第３の多結晶シリコン
膜１１５を堆積し、パターニングすることによりゲート
電極１１５を形成する。

ここで第１、第２の多結晶シリコン膜１０５．１０８は
ソース領域１１０、ドレイン領域１１１の電極として用
いられる。（第２図（ｄ））以上の様な従来のＭＯＳトランジスタの製造方法におい
ては、チャネルイオン注入領域１１３が自己整合的に形
成される。しかしながらデバイス動作時のドレイン領域
１１０端部（第２図（ｄ）斜線部分■）においては、不
純物濃度が高いため電界この部分で電界集中がおこりホ
ットキャリアによるデバイス特性劣化、パンススルー耐
圧低下という問題点があった。

第３図は、第２の従来の半導体装置の製造方法を工程順
に断面図で示したものである。

Ｐ型シリコン基板２０１表面に選択酸化により素子分離
領域２０２を形成する６　次にＰ型シリコン基板２０１
の素子領域表面に薄い酸化膜２０３を形成する。

次にレジストパターン２０４をマスクに、パンチスルー
抑制用としきい値制御用のイオン注入を行ないＰ型のチ
ャネルイオン注入領域２０５を形成する。

（第３図（ａ））次に、レジストパターン２０４をハクリし、続いてフォ
トリソグラフィー工程、エツチング工程によりゲート電
極２０６を形成する。

次に、ゲート電極２０６をマスクにリンのイオン注入に
より低濃度ソース／ドレイン領域２０７を形成する。（
第３図（ｂ））その後、絶縁物の堆積、反応性イオンエツチングの工程
により側壁２０８を形成する。次に、ゲート電極２０６
と側壁２０をマスクに高濃度ソース／ドレイン領域２０
９を形成する。（第３図（Ｃ））以上の様な従来のＭＯ
Ｓトランジスタの製造方法においては、ドレイン領域２
０７端部（第３図（ｃ）斜線部分■）が低濃度で形成さ
れているため、この部分での電界集中を軽減することが
できる。またＰ型のチャネルイオン注入領域２０５の範
囲をマスク２０４を用いて制限しているため、マスク２
０４のない状態で素子形成領域全面にチャンネルイオン
注入する場合に比ペチャンネルイオン注入領域２０５と
高濃度ソース／ドレイン領域２０９の接する面積が小さ
く２つの領域で形成される容量を低減でき高速動作が可
能となる。しかしながら、チャネルイオン注入を制限す
るマスク２０４とゲート電極２０５の合わせに余裕Ｘ（
第３図（ｂ））が必要であり、微細化に伴ってゲート電
極２０５の長さ及びソース／ドレイン領域２０９の幅Ｙ
（第３図（Ｃ））が小さくなると、余裕Ｘと幅Ｙがほぼ
同一となり、高濃度ソース／ドレイン領域２０９全面と
チャネルイオン注入領域２０５が接し、　この２つの領
域で形成される容量が増加し高速化を妨げるという問題
点があった。

（発明が解決しようとする課題）本発明は上記事情に鑑みて為されたもので、第１導電型
の半導体基板上に第２導電型の不純物が添加されたソー
ス／ドレイン引き出し電極を形成する工程と、ソース／
トレイン引き出し電極に添加された不純物を前記基板表
面に拡散させ第２導電型の高濃度のソース／ドレイン領
域を形成する工程と、ソース／ドレイン引き出し電極の
側壁部を酸化後、この側壁部に自己整合的に膜を残置す
る］−稈と、この膜で規定された領域の半導体基板表面
に不純物を導入して第１導電型のチャネル領域を形成す
ると共に自己整合的にゲート電極を形成する工程と、膜
を除去して半導体基板表面に第２導電型の低濃度のソー
ス／ドレイン領域を形成する工程とを具備したことを特
徴とする半導体装置の製造方法を提供するものである。

〔発明の構成〕

（課題を解決するための手段）以上の様に従来の第１の製造方法では、ゲート電極とチ
ャネルイオン注入領域が自己整合的に形成され寄生容量
は低減されるものの、デバイス動作時のドレイン近傍の
電界強度が高くなり、ホットキャリアによるデバイス特
性の劣化、パンチスルーによる耐圧低下という問題点が
あった。

また、従来の第２の製造方法では、微細化により、ゲー
ト長、ソース・ドレイン拡散層の幅が小さくなってくる
と、チャネルイオン注入領域をゲート電極の近傍の基板
表面に限定するマスクの合わせ余裕が無視できなくなり
、基板−ソース、基板−ドレイン間の容量を低減する効
果が小さくなってしまうという問題点があった。

本発明は、この様な課題を同時に解決する半導体装置の
製造方法を提供することを目的とする。

（作用）この様に本発明では、チャネルイオン注入領域と低濃度
ソース／ドレイン領域と高濃度ソース／ドレイン領域と
がいずれもゲート電極に対して自己整合的に形成されて
いる。

従って、ドレイン領域端部が低濃度で形成されているＬ
ＤＤ構造の為、この部分での電界集中を防ぐことができ
ホットキャリアによるデバイス特性の劣化、パンチスル
ーによる耐圧低下を軽減でき信頼性の高い半導体装置を
得ることができる。

更に、ゲート長が微細化された場合にもチャネル領域と
ソース／ドレイン領域とによって形成される接合の面積
が小さくなり、容量を小さくできる為、高速動作可能な
半導体装置を得ることができる。

（実施例）以下、本発明の実施例について図面を参照して説明する
。第１図は本発明の実施例の半導体装置の製造工程を示
す断面図である。

素子分離領域２を有するＰ型シリコン基板１上に熱酸化
により厚さ５００人程形成第１の熱酸化膜４、更にその
上に耐酸化性膜として厚さ１０００人程度０第１のシリ
コン窒化膜５．厚さ３０００人程度０第１の多結晶シリ
コン膜６を順次形成する。

先に、この第１の多結晶シリコン膜６内にヒ素を６５Ｋ
ｅＶ、１．５Ｘ１０”ｃｍ−”の条件でイオン注入する
。

次に、この第１の多結晶シリコン膜６上に厚さ３０００
人程度０第ＶＤ酸化膜８を形成する。次に素子領域の幅
０．８ｐ程度のゲート電極形成予定域のＣＶＤシリコン
酸化膜８、第１の多結晶シリコン膜６をフォトマスクを
用いて、写真蝕刻法及びエツチング法により、除去し、
開口部３を形成すると共に第１のシリコン窒化膜５を露
出させる。

（第１図（ａ））次に９５０℃のウェット酸化を行ない第１の多結晶シリ
コン膜６の側面に形成した第２の熱酸化膜９をマスクに
選択的に第１のシリコン窒化膜５を加熱リン酸液により
下地の第１の熱酸化膜４が露出するまで除去する。

このエツチングは下地の第１の熱酸化膜４が露出した後
も意図的にオーバエツチングを行ない、第１のシリコン
窒化膜５を４０００人程度サイドエツチングし、第２の
熱酸化膜９及び第１の多結晶シリコン膜６直下に空洞を
形成する。次に空洞部分も含めて露出した第１の熱酸化
膜４をフッ化アンモニウム液を用いて選択的にエツチン
グ除去することにより基板１を露出させる。次に開口部
３に露出している基板１上にＣＶＤ法により厚さ３００
０λ程度の第２の多結晶シリコン膜１０を堆積し、第２
の熱酸化膜９及び第１の多結晶シリコン膜６直下の空洞
を埋める。次に、第２の多結晶シリコン膜ＩＯを空洞部
に残したまま開口部３の基板１が露出するまで反応性プ
ラズマエツチングにより除去する。（第１図（ｂ））次に開口部３に露出した基板１表面に厚さ５００人程形
成第３の熱酸化膜１３を形成する。この時同時に開口部
３に露出した第２の多結晶シリコン膜１０の側壁にも第
４の熱酸化ｗＡ１９が形成される。また、あらかじめ第
１の多結晶シリコン膜６に添加されていたヒ素が第２の
多結晶シリコン膜に熱拡散され高濃度ソース領域１２、
高濃度ドレイン領域１１を形成する。次に、全面に第２
のシリコン窒化膜１４を厚さ１５００人程度堆積し、反
応性イオンエツチングにより開口部３の側壁にのみこれ
を残置する。次に、この側壁に残置させた第２のシリコ
ン窒化膜１４をマスクに、第３の熱酸化膜１３を介して
ボロンをパンチスルー制御用として６０ＫｅＶ、　　５
　Ｘ１０Ｘ１０ｌ２”　、　　また、しきい値制御用と
して２０ＫｅＶ、ｌＸｌ０”ｃ■−２の条件でイオン注
入し、チャネル領域１５を基板１表面に形成する。（第
２図（Ｃ））次に露出している第３の熱酸化膜１３を、
第２のシリコン窒化膜１４をマスクに選択的にエツチン
グ除去する１次に、８００℃塩酸１０％の雰囲気中でゲ
ート酸化膜１６を７０人程度成長させる。

次に、全面に第３の多結晶シリコンｉＩ７を堆積する。

次に、反応性イオンエツチングによりＣＶＤシリコン酸
化［８が露出した後も更にエツチングを続け、側壁によ
り幅の狭められた開口部にのみ第３の多結晶シリコン膜
７を３５００人程度残置させる。

次に、第２のシリコン窒化膜１４をマスクにヒ素を６０
ＫｅＶ、　５　Ｘｌ０１ｓｃ＋ｍ−”の条件でイオン注
入し、Ｎ２雰囲気で９００℃３０分の熱処理を行ない第
３の多結晶シリコン膜７をＮ十化させ、ゲート電極７を
形成する。（第１図（ｄ））次に、側壁に残置させた第２のシリコン窒化膜１４をう
すいフッ化アンモニウム液と加熱リン酸液を用いて選択
的にエツチング除去する。

次に反応性イオンエツチングによりゲート電極７をマス
クに、第３の熱酸化膜１３をエツチング除去し、基板１
を露出させる。

次に８５０℃で酸化を行い、閉口部３内の基板１表面に
、第５の熱酸化膜１７を１５０人程原形成する。

次にゲート電極７をマスクに、第５の熱酸化膜１７を介
してリンを２５ＫｅＶ、　７　Ｘ　１０１１０ｌ３”の
条件でイオン注入後、熱処理を施し、低濃度ソース領域
２０と低濃度ドレイン領域１８を形成する。（第１図（
ｅ））この後、絶縁膜を堆積、コンタクト開口、配線形成を行
ない、パッシベーションを被覆し、トランジスタが完成
する。

以上により１本発明では自己整合的にチャネル領域を形
成している為、ソース／ドレイン領域とチャネル領域の
綴器容量が低減し高速動作が可能となる。

また、低濃度ソース／ドレイン領域が、チャネル領域と
高濃度ソース／ドレイン領域との間に存在する為、特に
ドレイン領域端部（第１図（ｅ）、斜線部分◎）での電
界集中を防止でき高い信頼性と高いパンチスルー耐圧を
得ることができる。

以上の実施例ではサーフェスチャネルのＮｃｈＭＯ８Ｆ
ＥＴについて説明したが、Ｐチャネルであっても、埋め
込みチャネルであってもかまわない。

また、ゲート電極へのドーピングは、Ｐｏｃら雰囲気で
の拡散を利用してもよい。

〔発明の効果〕

以上述べた様に本発明の半導体装置の製造方法では、低
濃度ソース／ドレイン領域がチャネル領域と高濃度ソー
ス／ドレイン領域との間に存在するＬＤＤ構造になって
いる為ドレイン端部での電界集中を防止でき、ホットキ
ャリアによるデバイス特性の劣化、パンチスルーによる
耐圧低下を防止でき信頼性の高い半導体装置を得ること
ができる。また、チャネル領域と低濃度ソース／ドレイ
ン領域及び高濃度ソース／ドレイン領域がいずれもゲー
ト電極に対しても自己整合的に形成されている為、チャ
ネル領域とソース／ドレイン領域とにより形成される接
合の面積が小さくなり接合容量を小さくできる為、高速
動作可能な半導体装置を得ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例の半導体装置の製造工程を示
す断面図、第２図、第３図は従来例の半導体装置の製造
工程を示す断面図である。図において、１・・・Ｐ型シリコン基板、２・・・素子分離領域。３１１．開口部、　　　　　４・・・第１の熱酸化膜、
５・・・第１のシリコン窒化膜、６・・・第１の多結晶シリコン膜。７・・・第３の多結晶シリコン膜、８・・・シリコン酸化膜、　９・・・第２の熱酸化膜。１０・・・第２の多結晶シリコン膜、１１・・・高濃度ドレイン領域、１２・・・高濃度ソース領域、１３・・・第３の熱酸化
膜、１４・・・第２のシリコン窒化膜。１５・・・チャネル領域、　　１６・・・ゲート酸化膜
、１７・・・第５の熱酸化膜、１８・・・低濃度ドレイン領域、１９・・・第４の熱酸化膜、２０・・・高濃度ソース領
域、１０１・・・Ｐ型シリコン基板、１０２・・・素子分離領域、　　１０３・・・酸化膜、
１０４・・・窒化膜。１０５・・・第１の多結晶シリコン膜、１０６・・・熱
酸化膜、１０８・・・第２の多結晶シリコン膜。１０９・・・熱酸化膜、　　　　１１０・・・ソース領
域、１１１・・・ドレイン領域、　　１１２・・・ＣＶ
Ｄ絶縁膜。１１３・・・チャネル領域、　　１１４・・・ゲート酸
化膜、１１５・・・第３の多結晶シリコン膜、２０１・
・・Ｐ型シリコン基板、２０２・・・素子分離領域、　　２０３・・・熱酸化膜
、２０４・・・レジストパターン。２０５・・・チャネルイオン注入領域、２０６・・・ゲ
ート電極、２０７・・・低濃度ソース／ドレイン領域、２０８・・
・側壁、２０９・・・高濃度ソース／ドレイン領域。

Claims

【特許請求の範囲】

第１導電型の半導体基板上に第２導電型の不純物が添加
されたソース／ドレイン引き出し電極を形成する工程と
、前記ソース／ドレイン引き出し電極に添加された不純
物を前記基板表面に拡散させ第２導電型の高濃度のソー
ス／ドレイン領域を形成する工程と、前記ソース／ドレ
イン引き出し電極の側壁部を酸化後、この側壁部に自己
整合的に膜を残置する工程と、この膜で規定された領域
の前記半導体基板表面に不純物を導入して第１導電型の
チャネル領域を形成すると共に自己整合的にゲート電極
を形成する工程と、前記膜を除去して前記半導体基板表
面に第２導電型の低濃度のソース／ドレイン領域を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。