JPH03196572A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03196572A JPH03196572A JP33784789A JP33784789A JPH03196572A JP H03196572 A JPH03196572 A JP H03196572A JP 33784789 A JP33784789 A JP 33784789A JP 33784789 A JP33784789 A JP 33784789A JP H03196572 A JPH03196572 A JP H03196572A
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- JP
- Japan
- Prior art keywords
- channel
- insulating film
- gate insulating
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は半導体装置に関し、特にその素子構造の改良
に関するものである。
に関するものである。
第３図は従来から使用されているＭＯＳ）ランジスタ構
造の概略を示す断面図であり、図において、１は下地の
半導体基板、２．３は信号となるキャリアの供給及び排
出を行うソース・ドレイン領域、４は該ソース・ドレイ
ン領域間にチャネルを形成して信号の伝播を制御するゲ
ート電極、５は該電極４とチャネル形成部との間に配設
されたゲート絶縁膜である。
造の概略を示す断面図であり、図において、１は下地の
半導体基板、２．３は信号となるキャリアの供給及び排
出を行うソース・ドレイン領域、４は該ソース・ドレイ
ン領域間にチャネルを形成して信号の伝播を制御するゲ
ート電極、５は該電極４とチャネル形成部との間に配設
されたゲート絶縁膜である。
次に動作について説明する。
以下の説明では下地基板１をＰ型半導体、領域２をソー
ス、領域３をドレインとする。
ス、領域３をドレインとする。
ゲート電極４に印加された電圧によって、信号の伝播路
であるチャネルが下地基板ｌとゲート絶縁膜５の界面に
形成される。チャネルが形成されるにはゲート電圧があ
る値以上になる必要があり、この電圧値がしきい値ｖｔ
ｈである。そしてチャネルが形成されると、信号の源と
なるキャリアがソース領域２からドレイン領域３へと走
行する。
であるチャネルが下地基板ｌとゲート絶縁膜５の界面に
形成される。チャネルが形成されるにはゲート電圧があ
る値以上になる必要があり、この電圧値がしきい値ｖｔ
ｈである。そしてチャネルが形成されると、信号の源と
なるキャリアがソース領域２からドレイン領域３へと走
行する。
ところで、近年集積度の向上が進むにつれて素子も微細
化され、ソース・ドレイン間の距離りが短くなってきて
いる。このためチャネル方向の電界Ｅｙが大きくなり、
チャネルを走行しているキャリアはこの電界Ｅｙからエ
ネルギーを得て、ホットキャリアになる。このようなホ
ットキャリアのうち、基板−絶縁膜界面のエネルギー障
壁の遷さよりも大きなエネルギーを持つに至ったもの力
そのエネルギー障壁を越えてゲート絶縁膜５に？」入さ
れる。このように注入されたホントキャリアはゲートを
流として観測することができ、このケート電流１ｇは絶
縁膜５に印加される電界をＥｏ＋とすると、第一次近似
として、 １ｇ ＝ＡＥｏｘ” −ｅ ｘ ｐ （Ｂ／ Ｅｏｘ
） −（１で与えられる。ここで、Ａ、Ｂは界面での障
壁の高さ及びキャリアの有効質量等から決まる定数であ
る。
化され、ソース・ドレイン間の距離りが短くなってきて
いる。このためチャネル方向の電界Ｅｙが大きくなり、
チャネルを走行しているキャリアはこの電界Ｅｙからエ
ネルギーを得て、ホットキャリアになる。このようなホ
ットキャリアのうち、基板−絶縁膜界面のエネルギー障
壁の遷さよりも大きなエネルギーを持つに至ったもの力
そのエネルギー障壁を越えてゲート絶縁膜５に？」入さ
れる。このように注入されたホントキャリアはゲートを
流として観測することができ、このケート電流１ｇは絶
縁膜５に印加される電界をＥｏ＋とすると、第一次近似
として、 １ｇ ＝ＡＥｏｘ” −ｅ ｘ ｐ （Ｂ／ Ｅｏｘ
） −（１で与えられる。ここで、Ａ、Ｂは界面での障
壁の高さ及びキャリアの有効質量等から決まる定数であ
る。
そして上記絶縁膜５に注入されたホットキャリアはトラ
ップされたり、あるいは界面準位を発生させたりするこ
とによって伝達コンダクタンスｇの劣化やｖｔｈの変動
等の素子劣化を引き起こす。
ップされたり、あるいは界面準位を発生させたりするこ
とによって伝達コンダクタンスｇの劣化やｖｔｈの変動
等の素子劣化を引き起こす。
このことから素子の信頼性を向上させるためにはゲート
電流を抑制する必要があることがわかる。
電流を抑制する必要があることがわかる。
従来のＭＯＳ）ランジスタは以上のように構成されてい
るので、集積度の向上のために素子の微細化を図ろうと
すれば、チャネル長は短くなり、またゲート絶縁膜も薄
くなる。そのため素子内部の電界は相当大きくなって、
ホットキャリアの発生が顕著となり、この場合素子の信
頼性に悪影響を与えるゲート電流が生じやすくなってい
るという問題点があった。
るので、集積度の向上のために素子の微細化を図ろうと
すれば、チャネル長は短くなり、またゲート絶縁膜も薄
くなる。そのため素子内部の電界は相当大きくなって、
ホットキャリアの発生が顕著となり、この場合素子の信
頼性に悪影響を与えるゲート電流が生じやすくなってい
るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、素子の性能を劣化させることなくゲート電流
を抑制でき、素子性能を確保しかつ信頼性の向上を図る
ことのできる半導体装置を得ることを目的とする。
たもので、素子の性能を劣化させることなくゲート電流
を抑制でき、素子性能を確保しかつ信頼性の向上を図る
ことのできる半導体装置を得ることを目的とする。
この発明に係るＭＯＳ）ランジスタは、ゲート絶縁膜の
膜厚をチャネル中央部に比べてチャネル両側のソース、
ドレイン領域近傍部で厚くしたものである。
膜厚をチャネル中央部に比べてチャネル両側のソース、
ドレイン領域近傍部で厚くしたものである。
この発明においては、ゲート絶縁膜のチャネル端での厚
さをチャネル中央部に比べて厚くしたから、チャネル方
向の電界集中によりホットキャリアの発生するチャネル
端でチャネル垂直方向の電界が緩和されることとなり、
これによりゲート電流の発生を抑制することができる。
さをチャネル中央部に比べて厚くしたから、チャネル方
向の電界集中によりホットキャリアの発生するチャネル
端でチャネル垂直方向の電界が緩和されることとなり、
これによりゲート電流の発生を抑制することができる。
以下本発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＭＯＳ）ランジスタ
の断面構造を示す概略図である。図において、■は下地
のＰ形半導体基板、２．３はｎ形伝導型の半導体からな
るソース、ドレイン領域、４はＰｏ１ｙ−Ｓｔ等の導電
体よりなるゲート電橋、５はＳｉｎ、等の絶縁体よりな
るゲート絶縁膜である。
の断面構造を示す概略図である。図において、■は下地
のＰ形半導体基板、２．３はｎ形伝導型の半導体からな
るソース、ドレイン領域、４はＰｏ１ｙ−Ｓｔ等の導電
体よりなるゲート電橋、５はＳｉｎ、等の絶縁体よりな
るゲート絶縁膜である。
ここで、各部分の寸法はおよそ以下のようになっている
。
。
上記半導体基板１は厚さ〜数μｍ、ソース領域２及びド
レイン領域３は共に深さ０．１〜０．５μｍ程度、ゲー
ト電極４は厚さ４０００〜５０００人となっており、上
記ゲート絶縁膜５はチャネル中央部で１００〜２００人
、チャネル端では３００〜４００人程度の厚さ形成して
いる。
レイン領域３は共に深さ０．１〜０．５μｍ程度、ゲー
ト電極４は厚さ４０００〜５０００人となっており、上
記ゲート絶縁膜５はチャネル中央部で１００〜２００人
、チャネル端では３００〜４００人程度の厚さ形成して
いる。
次に、第１図に示すような不均一ゲート絶縁膜厚を持つ
ＭＯＳ）ランジスタの製造フローについて説明する。第
２図（ａ）〜（ｅ）は上記製造フローの一例の概略を示
す。
ＭＯＳ）ランジスタの製造フローについて説明する。第
２図（ａ）〜（ｅ）は上記製造フローの一例の概略を示
す。
■ 下地基板１の表面を酸化し、ゲート絶縁膜５ａを形
成する（第２図（ａ））。
成する（第２図（ａ））。
■ ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ｔｏｎ Ｅｔｃｈ
ｉｎｇ）等のエツチング技術により上記ゲート絶縁膜５
ａのゲート電極４の形成される部分をエツチング除去す
る（第２図（ハ））。
ｉｎｇ）等のエツチング技術により上記ゲート絶縁膜５
ａのゲート電極４の形成される部分をエツチング除去す
る（第２図（ハ））。
■ ＣＶＤ等によりＳｉｎ、膜を堆積し、チャネル形成
領域の中央部（ゲート直下）のみ薄くなったゲート絶縁
膜５を形成する（第２図（Ｃ））。
領域の中央部（ゲート直下）のみ薄くなったゲート絶縁
膜５を形成する（第２図（Ｃ））。
■ ＣＶＤ等によりＰｏ１ｙ−Ｓｉを堆積し、バターニ
ングを行って不要な部分を取り除くことによって、ゲー
ト電極４を形成する（第２図（ｄ））。
ングを行って不要な部分を取り除くことによって、ゲー
ト電極４を形成する（第２図（ｄ））。
■ イオン注入等により、ソース・ドレイン領域２．３
を形成する（第２図（ｅ））。
を形成する（第２図（ｅ））。
次に作用効果について説明する。
ＭＯＳ）ランジスタの駆動能力を表わす伝達コンダクタ
ンスｇｍは第一次近似として次式で与えられる。
ンスｇｍは第一次近似として次式で与えられる。
ここで、Ｍｏはチャネル内でのキャリアの移動度、Ｌｅ
ｔｔ 、 Ｗｅｔｔはそれぞれチャネル長、チャネル幅
、Ｅ□。２はゲート絶縁膜の誘電率、ｔｏｘはゲート絶
縁膜の厚さ、Ｖｏｓはドレイン・ソース間の電位差を表
わしている。この式よりｔｏｘを薄くするほどｇｎ＋を
大きくできることがわかる。
ｔｔ 、 Ｗｅｔｔはそれぞれチャネル長、チャネル幅
、Ｅ□。２はゲート絶縁膜の誘電率、ｔｏｘはゲート絶
縁膜の厚さ、Ｖｏｓはドレイン・ソース間の電位差を表
わしている。この式よりｔｏｘを薄くするほどｇｎ＋を
大きくできることがわかる。
一方、ゲート電流１ｇとゲート絶縁膜厚みｔａｘとの関
係は、 で近似的に表わされる。ここでＡ’、Ｂ′はそれぞれ上
記（１）式の定数Ａ、Ｂに相当する定数である。この式
ではｔｏｘを薄くすると、ｒｇが大きくなってしまうこ
とが示されている。
係は、 で近似的に表わされる。ここでＡ’、Ｂ′はそれぞれ上
記（１）式の定数Ａ、Ｂに相当する定数である。この式
ではｔｏｘを薄くすると、ｒｇが大きくなってしまうこ
とが示されている。
またゲート電流の源となるホットキャリアは電界の集中
するドレイン近傍で発生する。従って、ｇｎ＋を向上さ
せ、かつｒｇを抑えるにはチャネル中央部でのゲート絶
縁膜厚を薄クシ、ドレイン近傍のみを厚くすることによ
って実現できる。
するドレイン近傍で発生する。従って、ｇｎ＋を向上さ
せ、かつｒｇを抑えるにはチャネル中央部でのゲート絶
縁膜厚を薄クシ、ドレイン近傍のみを厚くすることによ
って実現できる。
このような構造にすることによってドレイン近傍で発生
したホットキャリアについては、チャネル端部のゲート
絶縁膜が厚い分、電界の強さが膜厚に反比例することか
ら、そのチャネルと垂直方向の電界が小さくなる。これ
によりホットキャリアのゲート電流へ寄与する割合を小
さくでき、即ちゲート電流１ｇを抑制できる。またチャ
ネル中央部ではゲート絶縁膜５の膜厚を薄（しているの
で、駆動能力を十分確保できる。この結果トランジスタ
としての性能を劣化させることなく、信顛性の向上を図
ることができる。
したホットキャリアについては、チャネル端部のゲート
絶縁膜が厚い分、電界の強さが膜厚に反比例することか
ら、そのチャネルと垂直方向の電界が小さくなる。これ
によりホットキャリアのゲート電流へ寄与する割合を小
さくでき、即ちゲート電流１ｇを抑制できる。またチャ
ネル中央部ではゲート絶縁膜５の膜厚を薄（しているの
で、駆動能力を十分確保できる。この結果トランジスタ
としての性能を劣化させることなく、信顛性の向上を図
ることができる。
なお、上記実施例ではソース・ドレイン領域がシングル
構造の場合について示したが、これは第４図のようなＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造でもよい。なおＬＤＤ構造とは、ソース・ドレイ
ン領域を形成するｎ〜拡散層２ｂ、３ｂがチャネル方向
に向かってｎ゛拡散層２ａ、３ａよりも広がった構造で
ある。
構造の場合について示したが、これは第４図のようなＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造でもよい。なおＬＤＤ構造とは、ソース・ドレイ
ン領域を形成するｎ〜拡散層２ｂ、３ｂがチャネル方向
に向かってｎ゛拡散層２ａ、３ａよりも広がった構造で
ある。
このようなソース・ドレイン構造に対してもドレイン近
傍のゲート絶縁膜厚をチャネル中央部に比べて厚くする
ことによって、ホットキャリアによるゲート電流を抑制
することが可能である。
傍のゲート絶縁膜厚をチャネル中央部に比べて厚くする
ことによって、ホットキャリアによるゲート電流を抑制
することが可能である。
また上記実施例では、半導体基板をｐ形半導体とした場
合について説明したが、これはｎ形半導体としてもよく
、この場合は各部の伝導型を逆転すればよい。
合について説明したが、これはｎ形半導体としてもよく
、この場合は各部の伝導型を逆転すればよい。
以上のように、この発明に係る半導体装置によれば、ゲ
ート絶縁膜の膜厚をチャネル中央部に比べてチャネル両
側のソース、ドレイン領域近傍部で厚くしたので、電界
の集中するチャネル端でのみ電界が緩和され、ゲート電
流が抑制されることとなり、これによりｇｌｌｌ等のト
ランジスタとしての性能の劣化を招くことなく、信軌性
の向上を図ることができる効果がある。
ート絶縁膜の膜厚をチャネル中央部に比べてチャネル両
側のソース、ドレイン領域近傍部で厚くしたので、電界
の集中するチャネル端でのみ電界が緩和され、ゲート電
流が抑制されることとなり、これによりｇｌｌｌ等のト
ランジスタとしての性能の劣化を招くことなく、信軌性
の向上を図ることができる効果がある。
第１図はこの発明の一実施例による半導体装置としての
ＭＯＳ）ランジスタを示す概略断面図、第２図は上記Ｍ
ＯＳトランジスタの製造フローを説明するための概略図
、第３図は従来のＭＯＳトランジスタの構造を示す概略
断面図、第４図は本発明の他の実施例によるＭＯＳ）ラ
ンジスタのＬＤＤ構造を示す概略断面図である。 １・・・下地の半導体基板、２・・・ソース領域、３・
・・ドレイン領域、２ａ、３ａ・・・ｎ“ソース、ドレ
イン類［，２ｂ、 ３ ｂ・・・ｎ−ソース、ドレイ
ン領域、４・・・ゲート電極、５・・・ゲート絶縁膜。 なお図中同一符号は同−又は相当部分を示す。
ＭＯＳ）ランジスタを示す概略断面図、第２図は上記Ｍ
ＯＳトランジスタの製造フローを説明するための概略図
、第３図は従来のＭＯＳトランジスタの構造を示す概略
断面図、第４図は本発明の他の実施例によるＭＯＳ）ラ
ンジスタのＬＤＤ構造を示す概略断面図である。 １・・・下地の半導体基板、２・・・ソース領域、３・
・・ドレイン領域、２ａ、３ａ・・・ｎ“ソース、ドレ
イン類［，２ｂ、 ３ ｂ・・・ｎ−ソース、ドレイ
ン領域、４・・・ゲート電極、５・・・ゲート絶縁膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板表面にソース、ドレイン領域を、該両
領域間のチャネル領域上にゲート絶縁膜、ゲート電極を
順次形成してなる素子構造を有する半導体装置において
、 上記ゲート絶縁膜の膜厚をチャネル中央部に比べてチャ
ネル両側のソース、ドレイン領域近傍部で厚くしたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33784789A JPH03196572A (ja) | 1989-12-25 | 1989-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33784789A JPH03196572A (ja) | 1989-12-25 | 1989-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196572A true JPH03196572A (ja) | 1991-08-28 |
Family
ID=18312536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33784789A Pending JPH03196572A (ja) | 1989-12-25 | 1989-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196572A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| JP2012199547A (ja) * | 2011-03-21 | 2012-10-18 | Internatl Rectifier Corp | アクティブ発振防止付き複合半導体デバイス |
| US9236376B2 (en) | 2011-03-21 | 2016-01-12 | Infineon Technologies Americas Corp. | Power semiconductor device with oscillation prevention |
| US9362905B2 (en) | 2011-03-21 | 2016-06-07 | Infineon Technologies Americas Corp. | Composite semiconductor device with turn-on prevention control |
| US9859882B2 (en) | 2011-03-21 | 2018-01-02 | Infineon Technologies Americas Corp. | High voltage composite semiconductor device with protection for a low voltage device |
-
1989
- 1989-12-25 JP JP33784789A patent/JPH03196572A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| JP2012199547A (ja) * | 2011-03-21 | 2012-10-18 | Internatl Rectifier Corp | アクティブ発振防止付き複合半導体デバイス |
| US8766375B2 (en) | 2011-03-21 | 2014-07-01 | International Rectifier Corporation | Composite semiconductor device with active oscillation prevention |
| US9236376B2 (en) | 2011-03-21 | 2016-01-12 | Infineon Technologies Americas Corp. | Power semiconductor device with oscillation prevention |
| US9362905B2 (en) | 2011-03-21 | 2016-06-07 | Infineon Technologies Americas Corp. | Composite semiconductor device with turn-on prevention control |
| US9859882B2 (en) | 2011-03-21 | 2018-01-02 | Infineon Technologies Americas Corp. | High voltage composite semiconductor device with protection for a low voltage device |
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