JPH0319733B2 - - Google Patents
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- Publication number
- JPH0319733B2 JPH0319733B2 JP60292096A JP29209685A JPH0319733B2 JP H0319733 B2 JPH0319733 B2 JP H0319733B2 JP 60292096 A JP60292096 A JP 60292096A JP 29209685 A JP29209685 A JP 29209685A JP H0319733 B2 JPH0319733 B2 JP H0319733B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- bits
- data
- extraction
- holding
- Prior art date
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- Expired - Lifetime
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、直列データの各ビツト中から所望の
圧縮比に応じて所定順位のビツトを周期的に選別
し、圧縮データとしてから処理を行なう場合に用
いられる選別回路に関するものである。
圧縮比に応じて所定順位のビツトを周期的に選別
し、圧縮データとしてから処理を行なう場合に用
いられる選別回路に関するものである。
かゝる直列データの圧縮は、各種のデータ処理
に用いられており、従来は、直列データを並列デ
ータとしてからマイクロプロセツサ等のプロセツ
サ（以下、CPU）へ与え、こゝにおいて、所定
順位のビツトを周期的に選別してビツトの編集を
行なうと共に、データの欠落を防止するために、
ビツト間の合成処理を行ない、これらの結果に基
づき、あらかじめ定められたデータ処理を行なう
ものとなつている。
に用いられており、従来は、直列データを並列デ
ータとしてからマイクロプロセツサ等のプロセツ
サ（以下、CPU）へ与え、こゝにおいて、所定
順位のビツトを周期的に選別してビツトの編集を
行なうと共に、データの欠落を防止するために、
ビツト間の合成処理を行ない、これらの結果に基
づき、あらかじめ定められたデータ処理を行なう
ものとなつている。
しかし、従来の手法においては、与えられる直
列データが高速の場合、CPUによる圧縮処理に
高速演算を要すると共に、これに要する稼働負荷
量が増大し、他の処理へ充当できる許容負荷量が
減少するため、別途にCPU等を設けねばならず、
全般的に装置が高価となる問題を生ずる。
列データが高速の場合、CPUによる圧縮処理に
高速演算を要すると共に、これに要する稼働負荷
量が増大し、他の処理へ充当できる許容負荷量が
減少するため、別途にCPU等を設けねばならず、
全般的に装置が高価となる問題を生ずる。
前述の問題を解決するため、本発明はつぎの手
段により構成するものとなつている。
段により構成するものとなつている。
すなわち、直列データの各ビツトと同期したク
ロツクパルスに基づき所望の圧縮比に応じて前記
各ビツトから所定順位のビツトを周期的に抽出す
る圧縮比と対応する複数の抽出パルスを発生する
手段と、前記クロツクパルスに基づき抽出パルス
と別個のタイミングにより前記各ビツトから合成
するビツトをサンプリングする各抽出パルスと対
応した複数のサンプリングパルスを発生する手段
と、各抽出パルスおよびサンプリングパルスを各
個に選択する選択手段と、合成制御信号にしたが
い選択手段により選択されたサンプリングパルス
に応じ前記各ビツト中から合成するビツトを合成
の終了するまで保持する保持手段と、この保持手
段の保持出力と直列データとを合成する合成手段
と、選択手段により選択された抽出パルスに応じ
合成手段の出力を順次かつ直列に保持しこの保持
内容を並列データとして送出する直並列変換手段
とを備えたものである。
ロツクパルスに基づき所望の圧縮比に応じて前記
各ビツトから所定順位のビツトを周期的に抽出す
る圧縮比と対応する複数の抽出パルスを発生する
手段と、前記クロツクパルスに基づき抽出パルス
と別個のタイミングにより前記各ビツトから合成
するビツトをサンプリングする各抽出パルスと対
応した複数のサンプリングパルスを発生する手段
と、各抽出パルスおよびサンプリングパルスを各
個に選択する選択手段と、合成制御信号にしたが
い選択手段により選択されたサンプリングパルス
に応じ前記各ビツト中から合成するビツトを合成
の終了するまで保持する保持手段と、この保持手
段の保持出力と直列データとを合成する合成手段
と、選択手段により選択された抽出パルスに応じ
合成手段の出力を順次かつ直列に保持しこの保持
内容を並列データとして送出する直並列変換手段
とを備えたものである。
したがつて、合成制御信号により保持手段を動
作状態とすれば、直列データ中から合成ビツトが
合成の終了するまで保持手段により保持され、こ
の保持出力と直列データとが合成されてから、直
並列変換手段により抽出すべきビツトのみが順次
かつ直列に保持されたうえ、並列データとして送
出されるため、これをCPUへ与えられることに
より、CPUが圧縮データの処理を直ちに行なう
ことができる。
作状態とすれば、直列データ中から合成ビツトが
合成の終了するまで保持手段により保持され、こ
の保持出力と直列データとが合成されてから、直
並列変換手段により抽出すべきビツトのみが順次
かつ直列に保持されたうえ、並列データとして送
出されるため、これをCPUへ与えられることに
より、CPUが圧縮データの処理を直ちに行なう
ことができる。
また、選択手段の選択状況設定により、抽出ビ
ツトおよび合成ビツトの順位決定が自在であり、
圧縮比を任意に選定できると共に、合成制御信号
により合成作用の停止も自在となる。
ツトおよび合成ビツトの順位決定が自在であり、
圧縮比を任意に選定できると共に、合成制御信号
により合成作用の停止も自在となる。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図はブロツク図、第２図は第１図における
各部の状況を示すタイミングチヤートであり、第
１図においては、直列データDT(a)が与えられて
いると共に、これの各ビツトと同期したクロツク
パルスCLKが与えられており、同パルスCLKに
基づき、カウンタまたはメモリ等によるパルス発
生器（以下、PG）１が、直列データDT(a)の各
ビツトから所望の圧縮比に応じて所定順位のビツ
トを抽出する抽出パルスPl〜Poを各圧縮比毎に発
生すると共に、これらの抽出パルスPl〜Poとは別
個のタイミングにより、直列データDT(a)の各ビ
ツトから合成するビツトをサンプリングするため
の、各抽出パルスPl〜Poと対応したサンプリング
パルスORl〜ORoを発生している。
各部の状況を示すタイミングチヤートであり、第
１図においては、直列データDT(a)が与えられて
いると共に、これの各ビツトと同期したクロツク
パルスCLKが与えられており、同パルスCLKに
基づき、カウンタまたはメモリ等によるパルス発
生器（以下、PG）１が、直列データDT(a)の各
ビツトから所望の圧縮比に応じて所定順位のビツ
トを抽出する抽出パルスPl〜Poを各圧縮比毎に発
生すると共に、これらの抽出パルスPl〜Poとは別
個のタイミングにより、直列データDT(a)の各ビ
ツトから合成するビツトをサンプリングするため
の、各抽出パルスPl〜Poと対応したサンプリング
パルスORl〜ORoを発生している。
また、PG１は、サンプリングパルスORl〜
ORoにより保持したビツトの内容をクリアするた
めに用いるリセツトパルスRSl〜RSoも、サンプ
リングパルスORl〜ORoと対応して同様に発生し
ている。
ORoにより保持したビツトの内容をクリアするた
めに用いるリセツトパルスRSl〜RSoも、サンプ
リングパルスORl〜ORoと対応して同様に発生し
ている。
これらの各パルスPl〜Po，ORl〜ORo，RSl〜
RSoは、制御データDCにより制御されるセレク
タ（以下、SEL）２〜４において、各個に選択さ
れ、または、送出が阻止されるものとなつてお
り、PG１も同データDCにより動作状況が規正さ
れるものとなつている。
RSoは、制御データDCにより制御されるセレク
タ（以下、SEL）２〜４において、各個に選択さ
れ、または、送出が阻止されるものとなつてお
り、PG１も同データDCにより動作状況が規正さ
れるものとなつている。
一方、直列データDT(a)は、保持手段として用
いるＤ形フリツプフロツプ回路（以下、FFC）
５のデータ入力へSEL１０を介して与えられてお
り、SEL３により選択されたサンプリングパルス
(b)がクロツク入力CKへ与えられているため、こ
れに応じて直列データDT(a)のビツトがサンプリ
ングされてFFC５により保持され、出力Ｑから
保持出力(c)として送出されるものとなり、これが
合成手段としてのORゲート６により直列データ
DT(a)と合成され、合成出力(d)となつてシフトレ
ジスタ等の直並列変換器（以下、Ｓ／Ｐ）７へ与
えられる。
いるＤ形フリツプフロツプ回路（以下、FFC）
５のデータ入力へSEL１０を介して与えられてお
り、SEL３により選択されたサンプリングパルス
(b)がクロツク入力CKへ与えられているため、こ
れに応じて直列データDT(a)のビツトがサンプリ
ングされてFFC５により保持され、出力Ｑから
保持出力(c)として送出されるものとなり、これが
合成手段としてのORゲート６により直列データ
DT(a)と合成され、合成出力(d)となつてシフトレ
ジスタ等の直並列変換器（以下、Ｓ／Ｐ）７へ与
えられる。
すると、Ｓ／Ｐ７には、SEL２により選択され
た抽出パルス(e)がシフトパルスとして与えられて
おり、合成出力(d)の各ビツトがＳ／Ｐ７の初段か
ら最終段にかけて順次にかつ直列に保持され、こ
れら各段の保持内容が並列データとしてCPU８
へ送出されるため、以上の動作を周期的に反復す
ることにより、直列データDT(a)が圧縮データと
なつてCPU８へ与えられる。
た抽出パルス(e)がシフトパルスとして与えられて
おり、合成出力(d)の各ビツトがＳ／Ｐ７の初段か
ら最終段にかけて順次にかつ直列に保持され、こ
れら各段の保持内容が並列データとしてCPU８
へ送出されるため、以上の動作を周期的に反復す
ることにより、直列データDT(a)が圧縮データと
なつてCPU８へ与えられる。
たヾし、FFC５を動作状態とし合成作用を行
なう場合は、合成制御信号SCが「Ｌ」（低レベ
ル）となつており、ORゲート９を介しSEL４に
より選択されたリセツトパルス(g)がFFC５のク
リア入力CLへ与えられているため、合成するビ
ツトを合成の終了するまでFFC５が保持した後、
リセツトパルス(g)によりFFC５がクリアされる
ものとなつている。
なう場合は、合成制御信号SCが「Ｌ」（低レベ
ル）となつており、ORゲート９を介しSEL４に
より選択されたリセツトパルス(g)がFFC５のク
リア入力CLへ与えられているため、合成するビ
ツトを合成の終了するまでFFC５が保持した後、
リセツトパルス(g)によりFFC５がクリアされる
ものとなつている。
第２図Ａは、圧縮比を１／１とした場合であ
り、この際は制御データDCによりSEL２が抽出
パルスPlを選択すると共に、SEL３，４が送出を
停止しており、かつ、合成制御信号SCが「Ｈ」
（高レベル）であり、FFC５がクリア状態を維持
し、保持出力(c)がクリアされているため、直列デ
ータDT(a)はORゲート６を介し、そのまま出力
(d)として送出され、抽出パルス(e)に応じて出力(d)
の各ビツト「１」〜「12」がＳ／Ｐ７の内容を(f)
に示すとおり、直列データDT(a)と同一順位によ
り保持され、これらの中の所定ビツト数づつが逐
並列データとなる。
り、この際は制御データDCによりSEL２が抽出
パルスPlを選択すると共に、SEL３，４が送出を
停止しており、かつ、合成制御信号SCが「Ｈ」
（高レベル）であり、FFC５がクリア状態を維持
し、保持出力(c)がクリアされているため、直列デ
ータDT(a)はORゲート６を介し、そのまま出力
(d)として送出され、抽出パルス(e)に応じて出力(d)
の各ビツト「１」〜「12」がＳ／Ｐ７の内容を(f)
に示すとおり、直列データDT(a)と同一順位によ
り保持され、これらの中の所定ビツト数づつが逐
並列データとなる。
第２図Ｂは、圧縮比を１／２とした場合であ
り、SEL２により抽出パルスP2が選択されるほ
かは前述と同様であり、抽出パルス(e)に応じ、出
力(d)のビツト「１」、「３」……「11」のみがＳ／
Ｐ７により保持され、これらが同様に並列データ
となる。
り、SEL２により抽出パルスP2が選択されるほ
かは前述と同様であり、抽出パルス(e)に応じ、出
力(d)のビツト「１」、「３」……「11」のみがＳ／
Ｐ７により保持され、これらが同様に並列データ
となる。
第２図Ｃは、圧縮比を２／３とした場合であ
り、SEL２により抽出パルスP3が選択されるほ
かは(A)，(B)と同様であり、抽出パルス(e)に応じ、
出力(d)のビツト「１」、「２」、「４」、「５」〜
「10」、「11」のみがＳ／Ｐ７により保持される。
り、SEL２により抽出パルスP3が選択されるほ
かは(A)，(B)と同様であり、抽出パルス(e)に応じ、
出力(d)のビツト「１」、「２」、「４」、「５」〜
「10」、「11」のみがＳ／Ｐ７により保持される。
第２図Ｄは、(C)において合成作用を行なう場合
であり、この際はSEL３がサンプリングパルス
OR3を選択し、SEL４がリセツトパルスRS3を選
択すると共に、合成制御信号SCが「Ｌ」となつ
ており、サンプリングパルス(b)に応じてFFC５
が直列データDT(a)の各ビツト「１」〜「12」か
ら「３」、「６」〜「12」を保持し、かつ、リセツ
トパルス(g)にしたがい保持内容のクリアを行なう
ためサンプリングパルス(b)が生じてからリセツト
パルス(g)が生ずるまでの間のみ保持出力(c)が送出
され、これらがORゲート６において直列データ
DT(a)の抽出されるビツト中先位のものと合成さ
れ、合成出力(d)の各ビツトは「２」、「３＋４」、
「５」、「６＋７」〜「12＋３」となり、これらか
ら、抽出パルス(e)に応じ、Ｓ／Ｐ７によりビツト
「２」、「３＋４」〜「９＋10」、「11」が順次かつ
直列に保持され、ビツト「３」、「６」〜「12」の
除去によるデータの欠落、エラーの発生等が阻止
される。
であり、この際はSEL３がサンプリングパルス
OR3を選択し、SEL４がリセツトパルスRS3を選
択すると共に、合成制御信号SCが「Ｌ」となつ
ており、サンプリングパルス(b)に応じてFFC５
が直列データDT(a)の各ビツト「１」〜「12」か
ら「３」、「６」〜「12」を保持し、かつ、リセツ
トパルス(g)にしたがい保持内容のクリアを行なう
ためサンプリングパルス(b)が生じてからリセツト
パルス(g)が生ずるまでの間のみ保持出力(c)が送出
され、これらがORゲート６において直列データ
DT(a)の抽出されるビツト中先位のものと合成さ
れ、合成出力(d)の各ビツトは「２」、「３＋４」、
「５」、「６＋７」〜「12＋３」となり、これらか
ら、抽出パルス(e)に応じ、Ｓ／Ｐ７によりビツト
「２」、「３＋４」〜「９＋10」、「11」が順次かつ
直列に保持され、ビツト「３」、「６」〜「12」の
除去によるデータの欠落、エラーの発生等が阻止
される。
したがつて、CPU８は、直列データDTの圧縮
処理およびビツト合成処理を行なう必要がなく、
本来のデータ処理のみを行なえばよいものとな
り、演算速度の低減および稼働負荷量の低減が実
現し、CPU８として安価なものを適用できると
共に、他の必要とする処理との兼用とすることも
自在となる。
処理およびビツト合成処理を行なう必要がなく、
本来のデータ処理のみを行なえばよいものとな
り、演算速度の低減および稼働負荷量の低減が実
現し、CPU８として安価なものを適用できると
共に、他の必要とする処理との兼用とすることも
自在となる。
一方、SEL１０には、他のデータODTも与え
られており、制御データDCによりSEL１０を制
御し、他のデータODT選択させれば、これが
FFC５により上述と同様に保持されたうえ、直
列データDTと合成されるため、直列データDT
中の所定ビツトと任意な他のデータODTとの合
成が自在となり、画像処理等において便利とな
る。
られており、制御データDCによりSEL１０を制
御し、他のデータODT選択させれば、これが
FFC５により上述と同様に保持されたうえ、直
列データDTと合成されるため、直列データDT
中の所定ビツトと任意な他のデータODTとの合
成が自在となり、画像処理等において便利とな
る。
たヾし、SEL２〜４，１０としては、ゲートの
組み合せ等を用いてもよく、FFC５にラツチ回
路またはメモリ等を用い、サンプリングパルスを
保持期間にわたるパルス幅のものとし、ラツチ回
路、メモリ等のイネーブル端子またはチツプセレ
クト端子あるいは同等の端子へ印加すると共に、
リセツトパルスRSl〜RSoの発生、および、SEL
４、ORゲート９を省略しても同様であり、OR
ゲート６として他の論理和回路を用いてもよく、
Ｓ／Ｐ７にメモリ等に用いることもできる。
組み合せ等を用いてもよく、FFC５にラツチ回
路またはメモリ等を用い、サンプリングパルスを
保持期間にわたるパルス幅のものとし、ラツチ回
路、メモリ等のイネーブル端子またはチツプセレ
クト端子あるいは同等の端子へ印加すると共に、
リセツトパルスRSl〜RSoの発生、および、SEL
４、ORゲート９を省略しても同様であり、OR
ゲート６として他の論理和回路を用いてもよく、
Ｓ／Ｐ７にメモリ等に用いることもできる。
また、各パルスPl〜Po，PRl〜ORoの発生タイ
ミングは、圧縮比および合成ビツトの順位選定に
応じて定めればよい等、種々の変形が自在であ
る。
ミングは、圧縮比および合成ビツトの順位選定に
応じて定めればよい等、種々の変形が自在であ
る。
以上の説明により明らかなとおり本発明によれ
ば、直列データを圧縮してからデータ処理を行な
う場合、CPUがデータ処理のみを行なえばよい
ものとなり、CPUの稼働負荷量が減少すると共
に、これの高速演算処理が不要となり、安価に装
置を構成することができるため、直列データを圧
縮してからCPUへ与える各種の用途において顕
著な効果が得られる。
ば、直列データを圧縮してからデータ処理を行な
う場合、CPUがデータ処理のみを行なえばよい
ものとなり、CPUの稼働負荷量が減少すると共
に、これの高速演算処理が不要となり、安価に装
置を構成することができるため、直列データを圧
縮してからCPUへ与える各種の用途において顕
著な効果が得られる。
図は本発明の実施例を示し、第１図はブロツク
図、第２図は第１図における各部の状況を示すタ
イミングチヤートである。 １……PG（パルス発生器）、２〜４……SEL（セ
レクタ）、５……FFC（フリツプフロツプ回路）、
６，９……ORゲート、７……Ｓ／Ｐ（直並列変
換器）、DT……直列データ、CLK……クロツク
パルス、SC……合成制御信号。
図、第２図は第１図における各部の状況を示すタ
イミングチヤートである。 １……PG（パルス発生器）、２〜４……SEL（セ
レクタ）、５……FFC（フリツプフロツプ回路）、
６，９……ORゲート、７……Ｓ／Ｐ（直並列変
換器）、DT……直列データ、CLK……クロツク
パルス、SC……合成制御信号。
Claims (1)
- １ 直列データの各ビツトと同期したクロツクパ
ルスに基づき所望の圧縮比に応じて前記各ビツト
から所定順位のビツトを周期的に抽出する前記圧
縮比と対応する複数の抽出パルスを発生する手段
と、前記クロツクパルスに基づき前記抽出パルス
と別個のタイミングにより前記各ビツトから合成
するビツトをサンプリングする前記各抽出パルス
と対応した複数のサンプリングパルスを発生する
手段と、前記各抽出パルスおよびサンプリングパ
ルスを各個に選択する選択手段と、合成制御信号
にしたがい前記選択手段により選択されたサンプ
リングパルスに応じ前記各ビツト中から合成する
ビツトを合成の終了するまで保持する保持手段
と、該保持手段の保持出力と前記直列データとを
合成する合成手段と、前記選択手段により選択さ
れた抽出パルスに応じ前記合成手段の出力を順次
かつ直列に保持し該保持内容を並列データとして
送出する直並列変換手段とを備えたことを特徴と
する直列データ選別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29209685A JPS62152224A (ja) | 1985-12-26 | 1985-12-26 | 直列デ−タ選別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29209685A JPS62152224A (ja) | 1985-12-26 | 1985-12-26 | 直列デ−タ選別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62152224A JPS62152224A (ja) | 1987-07-07 |
| JPH0319733B2 true JPH0319733B2 (ja) | 1991-03-15 |
Family
ID=17777490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29209685A Granted JPS62152224A (ja) | 1985-12-26 | 1985-12-26 | 直列デ−タ選別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152224A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387134A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Information processing unit |
-
1985
- 1985-12-26 JP JP29209685A patent/JPS62152224A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62152224A (ja) | 1987-07-07 |
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