JPH0814814B2 - バッファ制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 電子回路における転送データ幅の変換のために設ける
バッファに関し、 経済的な構成で転送データ幅の変換を可能にするバッ
ファ制御方式を目的とし、 基本データ幅の整数倍を有し出力データ幅と異なるこ
とがある入力データ幅でバッファに入力される入力デー
タを、該基本データ幅の２つの冪乗倍を有する一定の該
出力データ幅で出力する装置において、該出力データ幅
の整数倍のデータ記憶位置を有する該バッファと、該入
力データの該バッファ上の記憶位置を該基本データ幅を
単位として順次指示する入力カウンタと、次に出力する
データの該バッファ上の記憶位置を表すビット列から該
出力データ幅に対応して定まるビット数の下位ビット列
を除いた上位ビット列を指示する出力カウンタと、該出
力カウンタの値と、該入力カウンタの該出力カウンタに
対応する上位ビット列とを比較する比較手段とを設け、
該比較手段によって不一致が検出される間、該バッファ
から該入力データを出力し、又バッファを出力データ幅
の２の冪乗倍にした場合には、該入力カウンタの所定ビ
ット位置からの桁上がり信号を検出するごとに、該バッ
ファから該出力データ幅だけの該入力データを出力する
ように構成する。

〔産業上の利用分野〕

本発明は、電子回路における転送データ幅の変換のた
めに設けるバッファの制御方式に関する。

半導体電子回路の高集積化は急速に進み、それに従っ
て、その回路を搭載するいわゆるチップの入出力端子と
なるピンの所要数も増加する傾向になるが、ピンを搭載
回路数に追随して増加することは構造的に比較的困難な
ので、チップ間で転送するデータ幅をチップ内のデータ
幅と変えることによって所要ピン数を減少する必要がし
ばしば生じる。そのような場合の一方式としてバッファ
を介するデータ幅変換が用いられる。

〔従来の技術〕

第４図はデータ幅変換のためのバッファ回路の構成例
を示すブロック図である。

データはデータ線１から入力セレクタ３に入力され、
同時に制御線２によってデータ幅が指示される。制御部
４は入力フェーズで入力セレクタ３及びバッファ５を制
御して、指示された入力データ幅のデータをバッファ５
の、前に入力したデータに続く連続位置に格納する。

バッファ５は通常入力又は出力データにおける最大デ
ータ幅の２倍以上の記憶容量を有し、基本データ幅とす
る例えば８ビットのバイトを最小単位としてデータを入
出力できる記憶回路を構成するレジスタ等からなる。

制御部４は、以上のようにしてバッファ５に格納した
データの量を監視していて、出力データに定められる一
定の出力データ幅以上のデータが格納されている状態に
なると、次の出力フェーズで出力セレクタ６及びバッフ
ァ５を制御し、バッファ５への入力順にデータを一定の
出力データ幅づつ読み出してデータ線７に出力する。

前記の制御を行うために、制御部４には例えば入力カ
ウンタ10と入力制御回路11を設け、入力カウンタ10は入
力データの先頭バイトを格納するバッファ５上のバイト
位置を指示するものとして、初めは第０バイトを指示す
るように０に初期設定する。

この状態で入力フェーズにおいて、制御線２から入力
データ幅がバイト数で指示されると、入力カウンタ10の
値と制御線２のバイト数を入力制御回路11に入力するこ
とにより、入力カウンタ10で指示されるバイト位置から
バイト数で指示されるバイト数のバイト位置までに、入
力データを通過させるように入力セレクタ３を制御する
信号を入力制御回路11から発生させる。この制御で入力
セレクタ３は、前記の各バイト位置に対応するバッファ
５の各バイトに入力データを設定する。

次に制御部４では、制御線２のバイト数だけ入力カウ
ンタ10の値を進めて、入力カウンタ10が次の入力データ
格納位置の先頭を指すようにする。なお入力カウンタ10
はバッファ５の右端のバイト位置を指す最大値の次には
０に戻って第０バイト位置を指すように構成する。

出力制御のためには出力カウンタ12が設けられ、入力
カウンタ10の前記構成と同様の構成とし、同様に０に初
期設定されるものとする。

比較制御回路14は入力カウンタ10と出力カウンタ12の
値を比較して、出力カウンタ12の指示するバイト位置か
ら入力カウンタ10の指示するバイト位置までのバイト数
を決定し、この差バイト数が所定の出力データ幅の値以
上になっているとき出力信号16をオンにする。

出力制御回路15は出力フェーズにおいて出力信号16が
オンであると、出力カウンタ12で指示されるバイト位置
から設定されている所定の出力データ幅のバイト数のバ
ッファ５上のデータを通過させるように出力セレクタ６
を制御する信号を発生し、出力データ幅のデータをバッ
ファ５からデータ線７に出力し、次に出力データ幅のバ
イト数だけ出力カウンタ12の値を進めて、次の出力デー
タ格納位置の先頭を指すようにする。

出力制御回路15は出力信号16がオンの間、出力フェー
ズごとに以上の出力制御を続けて、バッファ５上のデー
タを入力順に、一定の出力データ幅で順次出力する。比
較制御回路14において出力カウンタ12と入力カウンタ10
の値から求める差バイト数が出力データ幅の値より小さ
くなることによって出力信号16がオフになると、出力制
御回路15は以上の出力制御を中止する。

〔発明が解決しようとする課題〕

以上によりデータ幅変換が可能であるが、より経済的
なデータ幅変換制御が望まれており、本発明は経済的な
構成で転送データ幅の変換を可能にするバッファ制御方
式を目的とする。

〔課題を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

第１図（ａ）はデータ幅変換のためのバッファ装置の
第１の構成を示し、入力セレクタ３を経てバッファ５に
入力データを格納し、出力セレクタ６を経て所定の出力
データ幅で順次出力するために、制御部20にはデータの
入力を制御する入力カウンタ10、入力制御回路11と、出
力データ位置の上位ビット列を示す出力カウンタ21、出
力カウンタ21と入力カウンタ10を比較する比較回路22、
及び出力制御回路23を設ける。１はデータを入力するデ
ータ線、２は入力データのデータ幅を指示する制御線、
７はデータを出力するデータ線である。

又、第１図（ｂ）はバッファ装置の第２の構成を示
し、同様にして入力データをバッファ５を経て順次出力
するために、制御部30には入力カウンタ31の所定ビット
の桁上がり信号を検出して制御する出力制御回路33を設
ける。

〔作用〕

バッファ装置は入力セレクタ３、バッファ５、出力セ
レクタ６、それらを制御する入力制御回路11、及び出力
制御回路23によって、基本データ幅の整数倍のデータ幅
の入力データをバッファ５に順次入力し、該入力動作と
並行して、該バッファに保持した該入力データを該基本
データ幅の２の冪乗倍を有する一定の該出力データ幅で
入力順に順次出力することにより、該バッファを反復循
環して使用して該入力データを中継するものとする。

そのために第１の構成において、バッファ５を出力デ
ータ幅の整数倍の長さとし、入力カウンタ10、出力カウ
ンタ21及び比較手段22を設ける。

入力カウンタ10は、入力データのバッファ５上の記憶
位置を基本データ幅を単位として指示する値のビット列
を保持する。

出力カウンタ21は、バッファ５を該出力データ幅の区
間に固定的に分割した場合の、次に出力するデータを記
憶する該区間を順次指示する値のビット列を出力する。

比較手段22は、出力カウンタ21の保持するビット列
と、入力カウンタ10の出力ビット列のうちの、出力カウ
ンタ21のビット長に等しい長さの上位ビット列とを比較
する。

このようにしておいて、出力制御回路23は比較手段22
によって不一致が検出されている間、バッファ５の該当
区間から該入力データを出力し、該出力カウンタ21の出
力を次の該区間の指示値へ進めるように制御する。

以上のように第１の構成では、出力カウンタ21は従来
のように入力カウンタ10と同じ長さにする必要がなく、
出力データ幅で定まるビット長だけ短縮されるので、出
力カウンタと比較手段とを共に従来より小規模にするこ
とができる。

又、第２の構成においては、バッファ５を該出力デー
タ幅の２の冪乗倍の長さとし、入力カウンタ31を設け
る。

入力カウンタ31は、該入力データのバッファ５上の記
憶位置を該基本データ幅を単位として指示する値のビッ
ト列を保持、バッファ５を該出力データ幅の区間に固定
的に分割した場合の、入力カウンタ31の保持するビット
列のうちの、次に入力するデータを記憶する該区間を順
次指示する値のビット列において、次に出力するデータ
の区間を順次指示するビット列に相当する上位ビット列
を更新する桁上げ信号とを出力する。

このようにしておいて、出力制御回路33は、入力カウ
ンタ31から該桁上げ信号が出力されるごとに、バッファ
５に保持する該入力データを、該区間ごとに順次出力す
る。

以上のように第２の構成では、バッファ５を該出力デ
ータ幅の２の冪乗倍の長さにすることにより、入力カウ
ンタの桁上げ信号で、出力の契機を識別するようにする
ので、従来必要であった比較手段を不要にすることがで
きる。

以上の制御方式により、出力カウンタ及び比較回路の
構成が簡単になり、バッファ装置を経済的に構成するこ
とができる。

〔実施例〕

第２図は第１の本発明の実施例を示すブロック図であ
り、例えば１、２又は４バイトの入力データ幅で入力さ
れるデータを２バイトの出力データ幅で出力するため
に、８バイトのバッファ5aを設け、従って制御部20aの
入力カウンタ10aはバッファ5aの８個のバイト位置を指
示するために必要な３ビットのカウント値を出力し、従
来と同様にバッファ上の最終バイト位置を指示するカウ
ント値（この例の場合「７」）の次は、「０」に戻るカ
ウンタで構成する。又、出力カウンタ21aはバッファ5a
を一端から２バイトの出力データ幅ごとの４区間に区切
った場合の、各区間の番号を指示するに必要な２ビット
のカウント値を出力し、最終区間番号を指示するカウン
ト値（この例の場合「３」）の次は、「０」に戻るカウ
ンタで構成する。なお、入力カウンタ10aの出力する３
ビットのカウント値において、その上位２ビットが、こ
の区間番号の指示に相当することは明らかである 従来と同様に入力カウンタ10aは０に初期設定して動
作を開始し、入力フェーズにおいて入力カウンタ10a、
入力制御回路11aは前記従来の場合と同様の制御によっ
て、制御線２で指示される入力データ幅のデータを、デ
ータ線１から入力セレクタ３を経てバッファ5aに設定
し、入力カウンタ10aを入力バイト数だけ進める。

出力カウンタ21aも０に初期設定され、比較回路22a
は、出力カウンタ21aと入力カウンタ10aの上位２ビット
を比較していて、両者の不一致を検出すると不一致信号
24をオンにする。

出力制御回路23aは出力フェーズにおいて不一致信号2
4がオンであると、出力カウンタ21aで指示される区間番
号を上位２ビットとし、下位に０ビットを付加して生成
される３ビットで指示されるバイト位置から出力データ
幅として定まる２バイトのバッファ５上のデータを通過
させるように出力セレクタ６を制御する信号を前記従来
のように発生し、２バイトのデータをバッファ5aからデ
ータ線７に出力する。なお、前記のとおり、出力カウン
タ21aの出力する区間番号は出力データのバイト位置の
上位２ビットのみを示すので、出力制御回路23aは常に
０の下位１ビットを補って、これを先頭バイトの位置と
して処理する。

次に出力カウンタ21aを＋１して、次の区間の区間番
号、即ち次の出力データ格納位置の上位ビットを示すよ
うにする。

前記従来の場合と同様に、出力制御回路23aは不一致
信号24がオンの間、出力フェーズごとに以上の出力制御
を続けて、バッファ5a上のデータを入力順に２バイトの
データ幅で順次出力し、比較回路22aにおいて一致を検
出して不一致信号24がオフになると、出力制御を中止す
る。

第３図は第２の本発明の実施例を示すブロック図であ
り、例えば１、２又は４バイトの入力データ幅で入力さ
れるデータを４バイトの出力データ幅で出力するため
に、出力データ幅の２倍に当たる８バイトのバッファ5b
を設け、制御部30bの入力カウンタ31bは従ってバッファ
5bの８個のバイト位置を指示するために必要な３ビット
のカウント値を出力し、従来と同様に最終バイト位置を
指示するカウント値（この例の場合「７」）の次は、
「０」に戻るカウンタとする。又、入力カウンタ31bか
らは、桁上げ信号34を出力制御回路33bに渡すようにす
る。

この桁上げ信号34には、８バイトのバッファ5bを一端
から、４バイトの出力データ幅ごとの２区間に区切った
として、入力カウンタ31bの３ビットのカウント値で、
この区間番号を指示する部分は最上位の１ビットとなる
ので、この１ビットを更新する桁上げ信号、即ち上位か
ら２ビット目の演算で発生する桁上げ信号を取り出す。

このようにして従来と同様に入力カウンタ31bを０に
初期設定して動作を開始し、入力制御回路11bと共に前
記入力カウンタ10a、入力制御回路11aと同様にデータの
入力制御動作を行う。

出力制御回路33bは入力カウンタ31bの桁上げ信号34を
監視し、入力カウンタ31bが０に初期設定された状態か
ら、入力データを受け取ってカウントが進み、カウント
値「３」から「４」へ変化する場合の桁上げ信号34が最
初に発生すると、バッファ5bの第０区間、即ち第０バイ
トから第３バイトまでの区間、の４バイトを出力する。
更に入力カウンタ31bのカウントが進んでカウント値
「７」から＋１されて「０」に戻る場合に発生する桁上
げ信号34で、出力制御回路33bは、バッファ5bの次の第
１区間、即ち第４バイトから第７バイトまでの区間、の
４バイトを出力する。以後このように出力制御回路33b
は、桁上げ信号34を検出するごとにバッファ5bの第０区
間と第１区間とのデータを、順次交互に出力する。

以上の例では入力データ幅が出力データ幅以下である
が、入力データ幅の方が大きくても同様に制御でき、そ
の場合等に必要であればバッファを出力データ幅の４
倍、８倍等にして同様に制御することができることは明
らかである。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、電子
回路における転送データ幅の変換のために設けるバッフ
ァ装置において、経済的な構成で転送データ幅の変換が
可能になるという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、 第２図は本発明の実施例を示すブロック図、 第３図は本発明の他の実施例を示すブロック図、 第４図は従来の構成例を示すブロック図 である。 図において、 １、７はデータ線、２は制御線、３は入力セレクタ、
４、20、20a、30、30bは制御部、５、5a、5bはバッフ
ァ、６は出力セレクタ、10、10a、31、31bは入力カウン
タ、11、11a、11bは入力制御回路、12、21、21aは出力
カウンタ、14は比較制御回路、15、23、23a、33、33bは
出力制御回路、22、22aは比較回路、24は不一致信号、3
4は桁上げ信号 を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基本データ幅の整数倍のデータ幅の入力デ
   ータをバッファ（５）に順次入力し、該入力動作と並行
   して、該バッファに保持した該入力データを該基本デー
   タ幅の２の冪乗倍を有する一定の該出力データ幅で入力
   順に順次出力することにより、該バッファを反復循環し
   て使用して該入力データを中継するバッファ装置におい
   て、 該出力データ幅の整数倍のデータ記憶位置を有する該バ
   ッファ（５）と、 該入力データの該バッファ（５）上の記憶位置を該基本
   データ幅を単位として指示する値のビット列を保持する
   入力カウンタ（10）と、 該バッファ（５）を出力データ幅の区間に分割した場合
   の、次に出力するデータを記憶する該区間の順次指示す
   る値のビット列を保持する出力カウンタ（21）と、 該出力カウンタ（21）の保持するビット列と、該入力カ
   ウンタ（10）の保持するビット列のうちの、該出力カウ
   ンタのビット長に等しい長さの上位ビット列とを比較す
   る比較手段（22）とを設け、 該比較手段（22）によって不一致が検出されている間、
   該バッファ（５）の該出力カウンタによって指示する区
   間の該入力データを出力し、該出力カウンタ（21）の出
   力を次の該区間の指示値へ進める（23）ように構成され
   ていることを特徴とするバッファ制御方式。
2. 【請求項２】基本データ幅の整数倍のデータ幅の入力デ
   ータをバッファ（５）に順次入力し、該入力動作と並行
   して、該バッファに保持した該入力データを該基本デー
   タ幅の２の冪乗倍を有する一定の該出力データ幅で入力
   順に順次出力することにより、該バッファを反復循環し
   て使用して該入力データを中継するバッファ装置におい
   て、 該出力データ幅の２の冪乗倍のデータ記憶位置を有する
   該バッファ（５）と、 該入力データの該バッファ（５）上の記憶位置を該基本
   データ幅を単位として指示する値のビット列を保持し、 該バッファを該出力データ幅の区間に分割した場合の、
   該入力カウンタ（31）の保持するビット列のうちの、次
   に入力するデータを記憶する該区間を順次指示する値の
   ビット列において、次に出力するデータの区間を順次記
   憶する値のビット列に相当する上位ビット列を更新する
   桁上げ信号（34）を出力する入力カウンタ（31）とを設
   け、 該入力カウンタ（31）から該桁上げ信号（34）が出力さ
   れるごとに、該バッファ（５）に保持する該入力データ
   を、該区間ごとに順次出力する（33）ように構成されて
   いることを特徴とするバッファ制御方式。