JPH03198135A - 障害余裕性メモリ・システム及び障害余裕性メモリ・システムの作動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、広くはデジタル・コンピュータ及びその類の
分野に関するものであり、より詳しくは、デジタル・コ
ンピュータ及びその類に用いる障害余裕性（ｆａｕｌｔ
　ｔｏｌｅｒａｎｔ）デジタル・メモリの分野に関する
ものである。

（従来の技術） デジタル拳コンピュータは、多くの有用な仕事をこなす
ためのものとして、既に多年に亙って使用されている。

今日では、デジタル中コンピュータはその全てが、デー
タとコンピュータ命令との両方を記憶するのに用いるメ
モリを備えたものとなっている。この種のメモリは、そ
の殆ど全てがソリッド・ステート・デバイスであり、ソ
リッド・ステート・デバイスは、製造コストが低廉でし
かも高速動作が可能であるという利点を持つものである
。

それらのメモリは今日では複数のチップから構成されて
おり、それらチップの各々は、典型的な一例としては１
００万、或いはそれ以上のアドレス可能な単ビツト位置
を持つものである。斯かるチップを複数個、縦と横に行
列状に配置し、そしてアドレスに応答し得るようにする
ことによって、アドレスされた記憶位置にデータ・ワー
ドを記憶したり、或いはアドレスされた記憶位置からデ
ータ・ワードを取り出すことを可能としている。小型コ
ンピュータ会システムでは、各１つのアドレス可能記憶
位置が、バイト即ち８個のデータ・ビットで構成されて
おり、一方、大型コンピュータ・システムでは、各１つ
のアドレス可能記憶位置が、典型的な例としては、１つ
、または２つ、或いは４つもの３２ビー／　）・ワード
で構ｔされている。そのようないずれのシステムにおい
ても、アドレス可能記憶位置の各々に、メモリの基本的
なチェック可能なうためのパリティｅビシトを含ませる
ことができるようになっている。

大型コンピュータ・システムのメモリは極めて多数のメ
モリ・チップを必要とするため、稼動中に１個ないし数
個のメモリ・チップに故障が発生する可能性も高くなっ
ており、それゆえ、障害余裕のための何らかの手段をシ
ステム中に組込んでおかないことには、メモリからの出
力が信頼できないものとなってしまう、そのため、少な
くとも幾分かの欠陥記憶位置を持ちつつも動作し得るよ
うにしたメモリが開発されている。その種のメモリ・シ
ステムの例は、米国特許８３３３１０５８号や同第３４
３６７３４号に記載されている。

従来のメモリのうちには、所与の記憶位置が欠陥記憶位
置であると判断したならば、その欠陥記憶位置を使用せ
ずに、とばしてしまうようにしたものがある、また別の
ものとして、補助メモリを使用し、欠陥記憶位置に記憶
させるはず、のデータをそちらに記憶させるようにした
ものもあり、然るべき制御回路を備えていて、欠陥記憶
位置がアドレスされたときには、補助メモリの方からデ
ータを読取ったり、補助メモリの方にデータを記憶させ
るようにしている。この種のシステムの具体例は、米国
特許第４４５０５５９号に記載されている。

この欠陥記憶位置という問題を、解決するための更に別
の方法として、誤り検出／訂正法を用いるという方法も
これまでに取られている。この方法を利用するためには
、メモリを構成する際に、そのメモリから読出す各デー
ターワードが、データ参ビットと誤り検出／訂正ビット
との両方を含んでいるように構成しておく、最も簡易に
してしかも良く知られているチェック方法は、パリティ
・チェック可能なうことによってデータ・ワード中の誤
りが発生した箇所を隔離するというものである。誤りと
して識別しその位置を同定した誤りに対して、訂正を加
えるためには、更に誤り訂正ビットが必要とされる。こ
の種の訂正システムの実装に関して周知となっているこ
とに、メモリ・ワード１つあたりの検出可能な誤りの個
数及び訂正可能な誤りの個数が多くなるにつれて、１つ
のメモリ・ワードに必要なチェック及び訂正ビットの個
数が増大せざるを得ないということがある。そしてその
ために、コンピュータ・システムに誤り検出／訂正シス
テムを実装する際には、ハードウェアのコストという代
償が増大することを余儀なくされていた。

誤り検出／訂正機能を有するメモリ・システムの典型的
な例においては、データの取出し可能なう度に、複数個
のデータ・ビットと幾つかのチェック・ビットとを受取
るようにしている０例を挙げるならば、Ｉ　ＢＭ３０９
０型に使用されているメモリ等をはじめとする。現在の
大型コンピュータ用メモリのうちのあるものにおいては
、システムが、メモリ取出し動作を実行する度ごとに、
各６４ビツトのデータ・ワードを２つと、それらに加え
て１６個の誤りチェック／訂正ビット（ｅｒｒｏｒ　ｃ
ｈｅｃｋｉｎｇ　ａｎｄ　ｃｏｒｒｅｃｔｉｎｇ　ｂｉ
ｔ：以下、ＥＣＣビット）を取り出すようにしているも
のがある。このシステムは、８個のＥＣＣビットを用い
て２つのうちの一方のデータ・ワードの誤りの検出と訂
正と可能ない、他方のデータ・ワードの検出及び訂正は
、もう１組の８個のＥＣＣビットによって行なうように
している。この方法に用いているだけのＥＣＣビットの
個数があれば、６４ビツトのデータ・ワードの中の１ビ
ツトの誤りを、それらのＥＣＣビットによって検出及び
訂正することが可能である。この方法では更に、６４ビ
ツトのワードの中の２ビツトの誤りを検出することも可
能とされているが、ただし、誤りが２ビツトのときには
、その誤りの訂正は不可能である。

以上のメモリ・システムを更に優れたものとするだめに
、予備チップを装備して、故障が検出されたチップの機
能を代行させるということも、これまでに行なわれてい
る。所与のデータ拳ワードの中にビット誤りが存在して
いることを識別したならば、その故障チップの機能代行
を予備チップに割当てる０以上に説明した典型的なメモ
リ・システムでは、予備チップは、６４ビツトのデータ
・ワードの対（ベア）を供給するチップ列の各々に対し
て付与されている。そして、カッド（４）ワード取出し
可能なうごとによって、６４個のデータ１ビツトから成
るワードを２つと、１６個のＥＣＣビットと、それに使
用可能な予備ビットとを、−度に取り出すようにしてい
る。

（発明が解決しようとする課題及び課題を解決するため
の手段） 本発明は、以上に説明したメモリ会システムとは、多く
の重要な点において相違している０本発明は、６４ビツ
トのデータ・ワードを２つと、９個のＥＣＣビットと、
予備ビットのプールの中の少なくとも２個の予備ビット
とを、取り出し及び記憶させるための手段を含むもので
ある。より高い信頼性が望まれ、ないしは必要とされる
場合には、また、メモリのサイズが大きなものであるた
めにより多くの予備ビットが必要な場合には、予備ビッ
トのプールからより多くの予備ビットを取り出せるよう
にすれば良い、ただし、メモリ内の各チップ列につき予
備ビットが２個しかない場合であっても、この構成によ
れば、以上に説明したメモリ・システムと同程度の誤り
検出／訂正機能並びに予備ビット割当て機能が得られる
。この構成の様々な利点のうちの１つに、プール内の予
備ビットには、メモリ内のいかなる故障チップの機能代
行でも割当て得るということがあり、即ちその故障チッ
プが１合計１３７ビツトのデータ・ビット及びＥＣＣビ
ットに関するチップであっても、また、他の予備チップ
であっても１機能代行を割当てることができるようにな
っている。第２の利点はコストの低減であり、この利点
は、本発明によれば、誤りチェック／訂正動作は１２８
ビツトのデータ・ワードの全体を対象として一度に行な
うため、−度に６４個のデータ・ビットを対象とし、２
回に分けて誤りチェック／訂正機能が実行される場合と
比較して、システムに必要とするＥＣＣビットの個数が
より少なくて済んでいることによって達成されている０
本発明により達成できる第３の利点は、統計的解析によ
って証明される利点であり、その解析によれば、このメ
モリは、従来技術に係るシステムに必要とされているよ
りも信頼性の低いパーツを使用して、しかも、従来技術
のシステムと同程度の障害余裕性を達成し得るというこ
とが明らかとなっている。第４の利点は、この構成は、
本発明が採用される種々様々な形態のメモリにおいて、
生産量の増大をもたらすということである。

以上のメモリの特徴に加えて、本システムは更に予備マ
ージ回路網を含むものであり、この予備マージ回路網は
、割当てがなされている予備チップから得られるデータ
を、既に故障と判定されているデータΦチップのビット
位置にマージするものである。このマージの後に、この
読出しデータがＥＣＣ機構部によってチェックされ、こ
のＥＣＣ機構部は、２ビツトの誤りを検出し１ビツトの
誤りを訂正するものである。誤りが検出されたならば、
誤りシンドローム情報とアドレス情報とがメインテナン
ス機構部へ送出され、このメインテナンス機構部は誤り
の回数をカウントする。このカウントによって、所与の
チップが予め設定されている回数の誤りを発生したとの
判定がなされたならば、その誤りを発生したチップの機
能を予備チップに代行させるようにする必要がある。そ
の場合、メインテナンス機構部は、この故障チップの機
能代行を、次の使用可能な予備ビットに割当てる。この
予備代行の情報は予備マージ回路網へ送られ、それによ
って、これ以後、この故障したチップに対するメモリ取
出し動作は、この故障チップの機能代行を割当てられた
予備チップに対して行なわれるようになる。記憶動作が
実行されるときには、予備マージ回路網が、故障チップ
をその記憶先としているデータービットを、割当て済み
の予備チップへと記憶先変更する。

（実施例） 本発明の以上に述べた目的、利点、並びに特徴を、以下
に本開示の一部を成す図面に関連させて更に詳細に説明
する。

第１図に示す障害余裕性メモリ舎システムは、アレイ状
の配列１０を成すように配置した複数のメモリ素子を含
んでいる０本発明の典型的な実施例としては、このメモ
リ・システム・アレイ１０は、その複数のチップ列の各
々を１３７個のＤＲＡＭチップで構成する。更に、予備
メモリ素子成るプールを備えており、このプールは少な
くとも２個の予備メモリ・ユニットを含むものであり、
それらメモリ・ユニットの各々には、 メモリ素子の識別可能な一部分であって故障を起こした
と判定された部分の機能代行を割当てることができる。

それらメモリ素子並びにメモリ・ユニットは、メモリか
らの取出し動作を１同突行する度に、１２８個のデータ
・ビットと、９個の誤りチェック／訂正ビットと、それ
に加えて、予備プール内の予備メモリ・ユニー／　トの
うち、メモリ素子の故障部分の機能代行ないしは故障し
たと判定された他の予備メモリの機能代行に使用するこ
とのできる全ての予備メモリ・ユニットと、を読出す、
という構成になっている。また、このメモリ舎システム
は、記憶動作を実行する際には、１２８個のデータ・ビ
ットと、９個の誤りチェック／訂正ビットと、それに加
えて、記憶させようとしているアドレスに割当てられて
いる全ての予備メモリ・ユニットとが、データとそのデ
ータを適切に記憶させるための制御信号とを受取る・−
とができるように、構成しである。このように、１２８
個のデータービットを取り出し或いは記憶するようにし
ているが、それら１２８個のビットは、好ましくは、２
つの、６４ビツトのデータ・ワードで構成するようにす
るのが良い。

第１図のメモリ・システムは、プロセッサ２４が発生す
るメモリ・アドレスによってアドレスされるようにして
あり、このプロセッサ２４は、所望のメモリ拳アドレス
をアドレス・バス１１上へ送出する。バスｌｌ上のこの
アドレスは、２つのフィールドに分けることができ、そ
のうちの一方のフィールドは、アレイ中の、アクセスす
べき諸メモリ素子（諸チップ）の列を指定するフィール
ドであり、そして他方のフィールドは、この指定した素
子列に含まれている各メモリ素子（チップ）の中の、所
望のデータの記憶ないし取出し可能なおうとしているア
ドレスを指定するフィールドである。バス１１上のこの
アドレスは、その全体がメモリ・アレイｌＯへ供給され
ると共に、このバス１１上のアドレスのうちの素子アド
レス部分が、予備メモリ・ユニット・プール１２に含ま
れている全てのユニットへ在来の方法で供給され、これ
により、このバス１１上のアドレス情報が指定する記憶
位置を使用して、バス１１上のデータがアドレスする記
憶位置に対するデータの読出し或いはデータの記憶可能
なう、アドレス・バス１１は更に予備マージ回路網２０
並びにＥＣＣ機構部２２にも結合しており、そしてこの
アドレス・バス１１を利用して、メモリの読み書き動作
可能なう際に適当な予備ユニットを選択して、既に故障
しているとの判断がなされているメモリ素子の故障部分
ないし故障予備メモリ・ユニットの機能代行をするよう
にしている。

ここで採用している好適な誤すチェー２り／訂正法は、
「単一誤り訂正／２重誤り検出法Ｊ　　（＋ｉｎ−ｇｌ
ｅ　ｅｒｒｏｒ　ｃｏｒｒｅｃｔｉｏｎ−ｄｏｕｂｌｅ
　ｅｒｒｏｒ　ｄｅｔｅｃｔｉｏｎ：以下、５ＥＣ−Ｄ
ＥＤ法）という名で知られている方法である。ただし、
本明細書に説明している種類のシステムには、その他の
誤りチェック／訂正法を採用することも可能であり、そ
れによって本発明の概念から逸脱するものではない０例
を挙げるならば１本発明の好適実施例に採用している５
ＥＣ−ＤＥＤ方式の誤り検出／訂正コードに代えて、「
２重誤り訂正／３重誤り検出法」を採用することも不可
能ではない、ただしここでは５ＥＣ−ＤＥＤ法を本発明
の好適実施例としているのであるから、以下の記載にお
いてはこの５ＥＣ−ＤＥＤ法を対象として説明を進めて
行くが、当業者には理解されるように１本発明はこの方
法を用いることに限定されるものではない。

第１図の障害余裕性メモリは更に、予備メモリ・ユニッ
ト（チップ）−プール１２の中に、幾つかの、予備とし
て機能し得るメモリ・ユニットを含んでいる０本発明の
好適実施例においては、予備として機能し得るメモリ・
ユニットは少なくとも２つ備えられ、それらのメモリ・
ユニットは、メモリ・アレイ１０の中の、故障であると
判定される可能性のある部分、従ってその部分に対して
予備メモリ・ユニットが割当てられる可能性のある部分
と、同一の機能を果たすものである。この好適実施例に
おいては、メモリφシステムΦアレイ１′Ｏ内において
各チップ列に用いられているものと同じタイプのチップ
である少なくとも２個の予備チップによって、それら予
備として機能し得るメモリ・ユニットを構成している。

典型的な構成例としては、斯かるメモリ・ユニット（諸
チップ）をＩＸＩメガのＤＲＡＭとし、また、アレイ１
０内のメモリ素子（諸チップ）も、同じくＩＸＩメガの
ＤＲＡＭとする構成がある。また。

これとは別の構成として、メモリ・アレイ１０を複数個
の４×１メガのＤＲＡＭで構成したシステムにおいては
、予備として機能し得るメモリ・ユニットにＩＸＩメガ
ＤＲＡＭを使用することも可能であり、なぜなら、その
４Ｘ１メガのＤＲＡＭに含まれた４ビツトの各々を、故
障が起きたものとして個々に識別でき、従って１×１メ
ガの容量を有する予備ユニット（チップ）により機能代
行可能なうことができるからである。更には、当業者に
は理解されるように、各々のメモリ・チップ或いは予備
チップの容量は、ここで例示した１メガビットＤＲＡＭ
より大きなものとしても、また、それより小さなものと
しても良く、なぜならば、本発明はメモリ或いは予備プ
ールに用いるＤＲＡＭチップの大きさを特定のものとす
ることに限定されるものでは決してないからである。ま
た、これも当業者には理解されることであるが、予備プ
ールは、それを２Ｘ１メガないしは４Ｘ１メガのＤＲＡ
Ｍで、或いは更にその他の構成形態のＤＲＡＭで構成す
るのが好都合である場合には、そのようにすれば良い。

更にまた当業者には理解されるように、備える予備メモ
リ・ユニットの個数を増やせば、それによって障害余裕
性の程度を向上させることができるが、その一方で、そ
のようにして障害余裕性を向上させた場合には、アレイ
１０内のチップに対して予備として機能し得るメモリ・
ユニー２トを２つだけ備えたシステムと比較して、最低
限コストが増大しがちである。メモリ内に組込むべき予
備メモリ・ユニットの実際の個数は、統計的信頼性解析
によって決定されるものであり、その種の解析の一例は
、Ｍ、Ｒ，レブンン（Ｍ、　Ｒ，Ｌｅｂｓｏｎ）とＨ、
Ｅ　、ハーベイ（Ｈ，Ｅ。

Ｈａｒｖｅｙ）との共著による、ＩＢＭ研究開発ジャー
ナル、１９８４年３月号の「メモリ信頼性のための多目
的シミュレータＪ　　（”Ａ　Ｇｅｎｅｒａｌ　Ｐｕｒ
ｐｏｓｅＭｅｍｏｒｙ　Ｒｅ１ｉａｂｉｌｉｔｙ　　Ｓ
ｉｍｕｌａｔｏｒ　、　ＩＢＭ　Ｊｏｕｒｎａｌｏｆ　
Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ　
１１２８　ｐ、　１９６−２０５、Ｍａｒｃｈ　１９８
４　）に記載さレテイル。

メモリφシステム・アレイ１０と予備プール１２は、夫
々、双方向バス１６と双方向バス１８を介して、メモリ
・インターフェース・レジスタ１４に結合している。こ
のメモリ・インターフェース・レジスタ１４は複数個の
ビット・レジスタから構成しており、それらビット・レ
ジスタの個数は、データービットと、チェック−ビット
と、プール内の使用可能な予備ビットとの、合計個数に
等しい、この好適実施例においては、双方向バス１６は
１３７ビツトを伝送するものである。また、双方向バス
１８は少なくとも２ビツトを伝送するものであり、その
正確なビット数は、メモリ内の全ての素子列をカバーす
る予備プールｌｚ内の予備メモリ・ユニットの数によっ
て決まるものである。

予備マージ回路網２０はメモリ拳インターフェース・レ
ジスタ１４に結合している。そしてこの予備マージ回路
網２０は、既に故障と判定されたアレイｌＯ内の素子の
一部分の機能代行が成る予備ユニットに割当てられてい
る場合には、予備記憶位置レジスタ２６から受取る制御
信号に応答して、予備プール１２内の予備ユニットから
の受取リデータを７レイ１０からの受取りデータの該当
するビット位置に挿入するように動作する。また、メモ
リへのデータの書込みが行なわれる際には、この予備マ
ージ回路網２０は、故障と判定されているビット位置の
データを、その割当て予備ユニットにそれと同じ記憶位
置にて記憶させるように動作する。後の読出し動作時に
は、この予備チップからの読出し可能ない、そしてその
ビットを、既に説明したように、データの該当するビッ
ト位置へと組込み、そしてそのデータを、予備マージ回
路網２０からバス２１上へ読出す、バス２１上のこのデ
ータが、メモリ出力データとなる。

メモリ・アレイ１０と予備プール１２とからデータを読
出したならば、１２８個のデータ・ビットと９個のチエ
−２り・ビットとから成る合計１３７個のビットを、予
備マージ回路網２０からバス２１を介してＥＣＣ機構部
２２へ供給する。

ＥＣＣ機構部２２は、読出し誤りがなかった割当て済み
ビットを判定する。読出し誤りがなかったならば、メモ
リから読出したこのデータはプロセッサ２４へ転送する
。一方、ＥＣＣ＠構部２２が誤りを検出し、しかもその
誤りが訂正可能なものであった場合には、訂正した後の
データをプロセッサ２４へ転送する。ＥＣＣ機構部２２
は更に、シンドローム情報、アドレス情報、並びに制御
情報をライン２７を介してメインテナンス機構部２８へ
伝送する。シンドローム情報は故障の位置と種類とを同
定する情報であり、一方、アドレス情報はアレイｌＯ内
のどのチップが故障したかを同定する情報である。シン
ドローム情報は、メモリΦアレイ１０内の各メモリ素子
の互いから識別可能な各部分に発生した誤りの回数をカ
ライトするために、メインテナンス機構部２８が使用す
る。成るメモリ素子の所与の識別可能部分についてカウ
ントした誤りの回数が予め定めた回数を超えた場合には
、メインテナンス機構部２８は、このメモリ素子の故障
していると判断したその部分の機能代行を、予備ユニッ
トに割当てるようにする。即ち。

そのような事態が発生した場合には、メインテナンス機
構部２８は、予備記憶位置レジスタ２６を更新させるこ
とによって、予備ユニットに、このメモリ素子の故障と
判断したその部分の機能代行を割当てるようにするので
ある。場合によっては、先に割当てた予備ユニットが故
障していることもあり、その場合にはメインテナンス機
構部２８は、先に割当てたが故障したその予備ユニット
の機能代行を、別の予備ユニットに割当てるようにする
。これらのいずれの場合にも、プール１２に所属するど
の予備ユニットに、アレイｌＯ内のどの素子の機能代行
を割当てているのか、を表示するように予備記憶位置レ
ジスタ２６をセットする。予備記憶位置レジスタ２６内
のこの情報は、予備マージ回路網２０へ供給し、それに
よって、メモリ・アレイ１０と予備メモリ・ユニットの
プール１２とにデータが適切に読み込まれ、或いはそれ
らからデータが適切に読出されるようになっている。

次に第２Ａ図、第２Ｂ図、及び第２Ｃ図について説明す
ると、インターフェース・レジスタ１４内の、第１〜第
１３７ビツト位置並びに予備記憶位置ＳＰ１”５Ｐｎ（
ただしｎはプール１２内の予備ユニットの総数）の各位
置は、複数本のラインを介して予備マージ回路網２０に
結合されるようにしである。データ・ビット及びＥＣＣ
ビットである第１〜第１３７ビツトは、ラインＬｌ〜Ｌ
１３７を介して予備マージ回路網２０の内部のロジック
に結合される０図示の如く、ラインＬ１は３人力ＡＮＤ
ゲー）Ｚｏｏに結合しており、このＡＮＤゲート１００
の出力は、多入力ＯＲゲート１０２への入力の１つとな
っている。このＯＲゲ−）１０２の出力は、予備マージ
回路網２０の第１ビット位置を成すものであり、ＥＣＣ
機構部２２へ供給されるようにしである。

ＡＮＤゲート１００への第２の入力は、読出しイネーブ
ル・ラインであるライン１０４からの入力である。この
読出しイネーブル−ライン１０４は、この本発明のメモ
リが、プロセッサ２４から読出し動作を実行するよう命
令を受ける際に、その信号状態が「１」となるものであ
る。

ＡＮＤゲート１００への最後の入力は、ＯＲ／Ｉ　ＮＶ
ＥＲＴ　（ＯＲ／Ｉ）素子１０６からの入力である。こ
のＯＲ／Ｉ素子１０６は、ラインＬＬＩ　、ＬＭＩ　、
、、ＬＭｌ　　（これらのラインの本数は、メモリ素子
の故障部分の機能代行を割当てることのできる予備ユニ
ットの割当可能個数に等しい）を介してレジスタ２６に
結合されている。

これらのライン上の信号は、通常は２進ｒＱＪとなって
おり、従って、ＯＲ／Ｉ素子１０６の通常の出力は「１
」である、しかしながら、成る予備ユニットが７レイ１
０内の成る故障メモリ素子（ここでは、この故障メモリ
素子は第１チツプであるとする）の機能代行を割当てら
れたならば。

ラインＬＬＩ　、ＬＭｌ、、、ＬＮＩのうちの少なくと
も１本のラインの状態が２進「１」になる。

すると、ＯＲ／Ｉ素子１０６は、その出力に２進「０」
を発生し、従ってその出力が２進「０」となる、この「
０」出力は、ＯＲゲート１０２の入力のうちの１つを成
すものである。このようにして、レジスタ１４内の第１
ビット位置にある第１メモリ位置から読出したデータが
ＥＣＣ機構部２２へと通過して行くことが阻止される。

−方、残りのｎ個の３人力ＡＮＤゲート１０８のうちの
１つが、複数の予備記憶位置ＳＰ！（、ここでＸは１か
らｎまでの間の数であり、モしてｎは予備として割当て
ることのできる予備ユニットの個数である）のうちの１
つのデータを選択して、そのデータをＯＲゲート１０２
ヘゲ−ティングするように状態設定されることになる。

具体的な例として、複数個のＡＮＤゲート１０８のうち
の代表として３人力ＡＮＤゲート１１０を取り上げて説
明することにする。このＡＮＤゲー）１１０はその入力
の、１つが読出しイネーブル・ライン１０４に結合され
ている。第２の入力はラインＬＬＩに結合されており、
このラインＬＬＩは、その状態が「１」のときには、そ
れによって、レジスタ１４の第１ビット位置のデータの
代りに予備位置ＳＰＩのデータを用いるべきことを指示
するものであり、この予備位置ＳＰＩは、ラインＳｌ、
１によってこのＡＮＤゲ−ト１１０に結合している。

また別の場合として、この予備記憶位置ＳＰＩを上述の
ように第１ビット位置ではなく、第２ビット位置の代り
として用いるときには、ラインＬＬ２の状態が２進ｒｌ
Ｊとされ、ラインＬＬＩの状態は「０」とされる、これ
によってＡＮＤゲート１１０はターン・オフし、一方、
ＡＮＤゲート１１２は予備記憶位置ＳＰ１からのデータ
を第２ビット位置へとゲーティングするように状態設定
される。

ラインＬＭＩ〜Ｌ　Ｍ　１３７は、成るビット位置を予
備記憶位置ＳＰ２からの予備位置データによってＭ換え
るように割当てている場合に、その置換えるビット位置
がどのビット位置であるかを識別するために用いるライ
ンである。更には、予備記憶位置ＳＰ！の各々によって
、どのデータ・ビット位置を置換えたいのかを示すため
に用いる、同様の１組のラインを備えている。それらの
ラインは予備マージ回路網２０内の複数のＡＮＤゲート
に、予備記憶位置ＳＰＩに関して上で説明したラインと
同様の構成で結合している。

次に第２Ａ図に関して説明すると、同図には、予備記憶
位置レジスタ２６とそれに付随するロジックとが示され
ている。引用符号１２０で示したレジスタをはじめとし
て、メモリ・インター２エース１４内の予備ビット位置
の各々に１つづつのレジスタを備えている。この引用符
号１２０のものをはじめとするそれら予備記憶位置レジ
スタは、その各々が１３７個のビット位置を備えていて
、インターフェース１４内のどのビット位置を、その対
応した予備位置によって置換すべきかを識別する。予備
記憶位置レジスタには、それらのビットに加えて更に、
アレイ１０内のどのメモリ素子列に対して予備ユニット
を置換して用いるのかを識別するための、複数のビット
が含まれている。予備記憶位置レジスタ１２０について
は、それらの列識別子ビット位置は、引用符号１２２で
示しである。

レジスタ１２０に含まれている。それらの列識別子ビッ
ト１２２は、ライン１２４を介して比較回路１２６に結
合されている。この比較回路１２６は、ライン１２８を
介して、読出しの対象としているメモリーアドレスの列
アドレス部分に結合されている。このメモリ・アドレス
の列部分が、予備記憶位置レジスタ１２０のビット位置
１２２のものと同一であるときには、比較回路１２６は
ライン１３０上にイネーブル信号を送出し、このイネー
ブル信号によって、引用符号１３２を付して模式的に図
示した複数のＡＮＤゲートをイネーブルするようにする
。実際には、この引用符号１３２で示すゲート集合体を
構成するために、１３７個の２人力ＡＮＤゲートが備え
られている。それらＡＮＤゲートの各々は、一方の入力
がライン１３０に接続しており、これによって、それら
ＡＮＤゲートがイネーブルされるようになっている。そ
れらＡＮＤゲートの各々の他方の入力は、レジスタ１２
０内の特定の１つのビット位置に接続しており、これに
より、ラインＬＬＩ〜Ｌ　Ｌ　１３７のうちの１本のラ
インを付勢することによって、予備記憶位置によって置
換すべきビット位置を識別するようにしである。

第２Ａ図には更に、その他の予備記憶位置レジスタと、
それら予備記憶位置レジスタに付随する比較回路並びに
ＡＮＤゲートとが示してあり、それらが発生する信号は
、割当てることができる予備記憶位置の各々について、
その予備記憶位置がどのメモリ素子列のためのものであ
るかということと、その素子列内のメモリから読出した
データの中のどのビット位置を、割当てた予備ユニット
中のデータによって置換すべきかとを識別する。

以上の第２Ａ図、第２Ｂ図、及び第２Ｃ図についての説
明は、予備マージ回路網２０の読出マージ用のロジック
部分を説明したものである。

第２Ｃ図は更に、記憶マージ用のロジック部分が、この
予備マージ回路網２０のその他の部分とどのように接続
されているかを示している。この予備マージ回路網２０
の読出マージ用のロジック部分が、ＥＣＣ機構部に結合
しているバスの上に１３７個のデータ・ビットを送出し
た場合には、記憶マージ用ロジックが、その全体を引用
符号１５０で示すこのバスからデータを受取り、そして
そのデータを、ライン１５２をはじめとする１３７本の
ライン上に導き、それらのラインは直接、記憶マージ素
子１５４に結合している。それら記憶マージ素子１５４
の出力はバス１５６上へ送出され、このバス１５６はイ
ンターフェースφレジスタ１４に結合している。記憶マ
ージ素子１５４は、予備記憶位置レジスタ２６から来る
引用符号Ｋｌ、に２〜Ｋｎを付したラインの制御信号に
よって制御されている。従って、ＥＣＣ機構部２２から
受信した記憶すべきデータは、記憶マージ素子１５４に
よって操作し、それによって、そのデータを記憶する際
に、メモリｌＯと、予備プール１２内の既に割当てた予
備ユニットとに、転送するようになっている。

第３図は典型的な一例の記憶マージ素子を示しており、
この記憶マージ素子は、その機能並びに構造が、第２Ａ
図、第２Ｂ図、及び第２Ｃ図に関連して説明した読出マ
ージ用ロジックと極めて類似したものである。第３図に
示す回路は、このメモリの予備マージ回路網２０とＥＣ
Ｃ機構部２２との間のバスの特に第１３７ビツト位置に
対応するビットに対して、そのビットに予備ユニットを
割当てている場合に、予備の機能代行をさせるための回
路である。ただし、正常動作時には、予備ユニットは割
当てていない、その場合、プロセッサ２４がライン１７
０上の記憶信号を付勢することによって、記憶動作を選
択したことを示したならば、このライン１７０上の記憶
信号は「１」の状態となり、それが３人力ＡＮＤゲート
１７２〜１７８の各々の１つの入力へ入力される。ＡＮ
Ｄゲート１７２は、メモリへのワードの記憶可能なう際
に１通常であれば機能するＡＮＤゲートである。このＡ
ＮＤゲート１７２に関しては、ＥＣＣ機構部２２と予備
マージ回路網２０との間のバ中 ス２１の第１３７ビツト位置に現われる一夕が、その第
２の入力となっている。第３の入力はＯＲ，／Ｉ回路１
８０の出力から来て・いる、このＯＲ／Ｉ回路１８０は
その入力の数が予備ビットの個数に等しく、第３図では
この数をＮとして図示しである（この図示例ではＮは４
以上の整数であり、なぜならば、第２Ａ図の回路には４
つ以上の予備記憶位置を備えたレジスタを図示している
からである）、ＯＲ／Ｉ回路１８０の第１の入力は、予
備記憶位置レジスタ１２０から来るバスＫｌの第１３７
ビツト位置に結合されている。

第３図に図示されているこのにバスのその他のラインは
、その他の予備記憶位置レジスタ、即ち、第２予備記憶
位置レジスタ〜第Ｎ記憶位置レジスタの、夫々の第１３
７ビツト位置から来るものである。ここで、第１予備ユ
ニツトは、現在アドレスしているメモリ素子の第１３７
ビツト位置を訂正するために割当てられてはいないもの
とすれば、ラインＫ　１（１３７）は「Ｏ」となってい
る、同様に、その他の予備ユニットのいずれも、この第
１３７ビツト位置を訂正するために割当てられてはいな
いのであれば、ＯＲ／Ｉ回路１８０のその他の入力のい
ずれも同じく「０」となっている、従って、全ての入力
が「０」であることによって、ライン１８２上のこのＯ
Ｒ／Ｉ回路１８０の出力は「ｌ」となる、それゆえ、Ａ
ＮＤゲート１７２への入力は、記憶（指令）ライン１７
０、並びにライン１８２上のいずれも「１」となってお
り、そのためライン１８４上の出力は、バス２１の第１
３７ビツト位置のデータと同一となっている。ライン１
８４上のこのデータは、インターフェース１４の第１３
７ビツト位置に結合され、それによって、このデータは
メモリ・アレイ１０の素子に正しく記憶されることにな
る。

次に、以上とは異なり、現在アドレスしているメモリ素
子列の第１３７ビツト位置が既に故障しており、第１予
備ユニツトがその機能を代行するように割当てている場
合について考えることにする。この場合には、ラインＫ
　１（１３７）はｒｌＪとなっている。ＯＲ／Ｉ回路１
８０の入力のうちのいずれかがｒｌＪになると、その出
力１８２は「０」になる、従って、ライン１８４上に送
出されるデータは、バス２１の第１３７ビツト位置に対
応するライン上に実際に存在しているデータの如何にか
かわらず、自動的に「０」になる。

一方、ＡＮＤゲート１７４については、記憶（指令）ラ
イン１７０上の状態も、ライン１８Ｂ上の状態も共に「
１」となる、そのため、ＡＮＤゲート１７４は、バス２
１のうちの第１３７ライン上のデータを、ライン１８８
上へ送出するように状態設定され、このライン１８８は
インターフェース１４の第１予備位置に結合している。

従って、バス２１の第１３７ビツト位置のデータは、第
１予備メモリ・ユニットのこのときアドレスしている記
憶位置に記憶されるように、経路変更されることになる
。

ただし、既に述べたように、記憶動作可能なう度に、予
備ユニットの全てが記憶用のデータを受取ってはならず
、なぜならば、それが行なわれたならば適切でない予備
メモリ・ユニットにデータが記憶されてしまうことにな
るからである。それゆえ、第７図の回路を使用して、現
在アドレスしている記憶位置にあるメモリ素子の一部分
の機能代行を割当てた予備ユニットだけを、付勢して、
記憶可能なうようにしている。第７図のこの回路へは、
ライン１７０によって、記憶動作の実行を指示する信号
を伝達するようになっている。この信号は、ＡＮＤゲー
ト４１０．４２０、及び４３０の各々へ供給される。こ
れらＡＮＤゲート４１０．４２０、及び４３０の各々の
第２の入力は、夫々、ライン１３０．２０１．及び２０
２から来ており、それらのラインは、それらのラインの
各々に対応している予備ユニットが、現在アドレスして
いる記憶メモリーアドレスにおける所与のデータ・ビッ
トに関して、機能代行の割当てを受けている割当て済み
ビットを識別するものである。従って、ライン４４０は
、第１予備ユニツトが、現在アドレスしている記憶位置
内の成るビットの機能代行を割当てられているときに、
付勢状態となる。ライン４５０は、第２予備ユニツトが
、現在アドレスしている記憶位置内の成るビットの機能
代行を割当てられているときに、付勢状態となる。同様
に、ライン４６０は、最後の第Ｎ予備ユニットが、現在
アドレスしている記憶位置内の成るビットの機能代行を
割当てられているときに、付勢状態となる。これらのラ
イン４４０．４５０、及び４６０の集合したものが、第
１図に示したライン４１であり、従ってライン４１は、
予備マージ回路網２０から予備ユニー、＋　）　０プー
ル１２へ記憶制御信号を伝送し、それによって、記憶動
作の実行中には、割当てを受けている予備ユニットだけ
を付勢するようにする。

第３図に示されているその他の回路は、以上と同様にし
て、予備記憶位置レジスタ内のデータが設定した割当て
に従って、使用可能のいずれか１つの予備ユニットに、
第１３７ビツト位置のデータを記憶させるように動作す
るものである。更に第３図から明らかなように、残りの
１３６傭のビット位置の各々にも、この第３図の回路と
同一の回路を夫々に付設し、それによって、データが、
メモリ・アレイ１０と予備ユニット・プール１２とに適
切に記憶されるようにする必要がある。

第１図のＥＣＣ＠構部２２は、在来の、誤りチェック／
訂正回路網としての構成を有するものである。このＥＣ
Ｃ機構部２２は、当該分野においては公知の「２誤り検
出／ｌ誤り訂正」型の回路網とすることが好ましい０例
えばこの種の回路網の一例は、ＩＢＭ研究開発ジャーナ
ル、第２８巻、第２号、１９８４年３月号の「半導体メ
モリのための障害余裕設計法Ｊ　　（”Ｆａｕｌｔ−Ｔ
ｏｌｅｒａｎｔＤｅｓｉｇｎ　　Ｔｅｃｈｎｉｑｕｅｓ
　　ｆｏｒ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　Ｍｅｍ
ｏｒｙＡｐｐｌｉｃａｔｉｏｎｓ　、　ＩＢＭ　Ｊｏｕ
ｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄＤｅｖｅｌ
ｏｐｍｅｎｔ％　Ｖｏｌｕｍｅ　　２８、　Ｎｕｍｂｅ
ｒ　　２、　Ｍａｒｃｈ１９８４、ｐａｇｅｓ　１？？
−１３３）に記載されており、同文献の内容はこの言及
をもって本開示に含めるものとする。ただし当業者には
理解されるように、この文献に記載されているＥＣＣ機
構部は従来技術の中の１つの代表例に過ぎないものであ
り、従って、その他の多数の従来技術の参考文献を引用
して、上記文献に記載されているものに代えて用いるこ
とのできる他のＥＣＣ機構部について記述することも可
能である。

しかしながら本発明の目的に適合するものであるために
は、ＥＣＣ機構部は、メモリから読出した１つのワード
中に誤りが２個まで含まれている場合に、その誤りが含
まれていることを検出し得る回路網でなければならない
、更にこのＥＣＣ機構部は、メモリから読出したデータ
内に誤りが１つ存在している場合に、その誤りの位置を
同定し且つその誤りを訂正し得るものでなければならな
い、そのような読出し誤りをＥＣＣ機構部２２が検出し
たならば、シンドローム・ビットを発生するようになっ
ており、その発生の方法は、ＩＢＭ研究開発ジャーナル
、第２８巻、第２号、１９８４年３月号の「半導体メモ
リのための誤り訂正コード：現行技術概説Ｊ　　（Ｅｒ
ｒｏｒ−Ｃｏｒｒｅｃｔ−ｉｎｇ　　Ｃｏｄｅｓ　　ｆ
ｏｒ　　Ｓｅｌ＋１ｃｏｎｄｕｃｔｏｒ　　Ｍｅｍｏｒ
ｙ　　Ａｐｐｌｉｃａ−ｔｉｏｎｓ：　Ａ　５ｔａｔｅ
−ｏｆ−ｔｈｅ−Ａｒｔ　Ｒｖｉｅｗ　、　ＩＢＭ　Ｊ
ｏｕｒ−ｎａｌ　　ｏｆ　　Ｒｅ５ｅａｒｃｈ　　ａｎ
ｄ　　Ｄｅｖｅｌｏｐｍｅｎｔ、　　Ｖｏｌｕｍｅ　　
２８、Ｎｕｍｂｅｒ　２、Ｍａｒｃｈ　１９８４、ｐａ
ｇｅｓ　１２４−１３４　）　（７）中に、単一誤り訂
正／２重誤り検出（ＳＥＣ−ＤＥＤ）コードとして説明
されている、従来技術において公知となっている方法で
ある。尚、同文献の内容はこの言及をもって本開示に含
める。ただし、当業者には理解されるように、本発明に
は、その他の様々な誤り検出／訂正コードも採用するこ
とができる。しかしながらその場合には、それなりの変
更を加える必要がある０例えば、より多くの個数の誤り
を検出及び訂正するようにするためには、より多くのチ
ェック・ビットが必要となる。更には、チェック／訂正
動作を実行するための回路も、５ＥＣ−ＤＥＤコードの
場合より複雑なものとなる。

従来技術において公知となっているいかなる構成のＥＣ
Ｃ機構部２２を採用する場合にも、メモリからの読出し
データに誤りを検出したときには、シンドローム情報信
号を発生するようにする。このシンドローム情報は、ラ
イン２７（第１図）を介してメインテナンス機構部２８
へ転送され、メインテナンス機構部２８はこのシンドロ
ーム情報を利用することによって、故障したメモリ素子
ないしその一部分の機能代行を予備ユニー／　）に割当
てるための条件が満足されたときに、予備記憶位置レジ
スタ２６の更新可能なう。

次に第４図を参照して、第１図に図示したシステムの動
作のフローチャートについて説明する。

プロセッサ２４がメモリ取出し動作を開始するとき、読
出し可能なうメモリ素子を選択するためのアドレスをバ
ス１１上へ送出する。続いて、メモリ・アレイ１０並び
に予備プール１２から読出したデータを、インターフェ
ース１４へ送出する。

この読出しデータは予備マージ回路網２０を通ってＥＣ
Ｃ機構部２２へ進み、以上が、第４図の２００の示すと
ころである。続いて、２０２に示すように、ＥＣＣ機構
部２２が次に、この読出しデータ中に読出し誤りが存在
している割当て済みビットを判定する。読出しデータ中
に誤りを検出しなかったならば、本システムは処理を続
行し、プロセッサ２４はＥＣＣ機構部２２からバス２３
を介してこの読出しデータを受取る。バス２３上のデー
タは、メモリ読出し動作における訂正済みメモリ出力デ
ータである。このデータは、ＥＣＣ機構部２２によって
訂正が必要と判断された場合には、その訂正が加えられ
たデータとなっており、そして誤りが検出されなかった
のであれば、バス２１上のメモリ出力データと同一のデ
ータとなっている。

一方、ＥＣＣ機構部２２が、メモリ・アレイｌＯ並びに
予備プール１２から受取ったデータ中にデータ誤りが存
在していると判定した場合には、このＥＣＣ機構部２２
はシンドローム情報を発生する。このシンドローム情報
を利用することによって、先に引用したＩＢＭ研、究開
発ジャーナルの諸々の文献に記載されている公知の方法
で、その誤りを識別することができる。基本的には、こ
のシンドローム情報は、ＥＣＣ機構部２２からライン２
７を介してメインテナンス機構部２８へ送る。メインテ
ナンス機構部２８は、第４図に２０４で示すように、こ
のシンドローム情報に基づいて、検出した誤りが単一ビ
ットの誤りか、それとも複数ビットの誤りであるかを判
定する。

２０４において単一ビットの誤りであると判定した場合
には、メインテナンス機構部２８は、そのシンドローム
情報に基づいてメモリ素子のどの部分が誤りなのかを識
別した上で、２０６に示すように、メモリ素子誤りカウ
ンタの更新可能なう、続いて、メインテナンス機構部２
８は、こうして更新した誤りカウンタが、所定のスレシ
ョルド値である誤りカウント値を超えた割当て済みビッ
トを判定する。このスレショルド値を超えていなかった
ならば、メインテナンス機構部２８は特に何をすること
もなく、そして本システムは動作を継続する。この場合
、データはＥＣＣ機構部２２によって訂正されることに
なり、なぜならば、このＥＣＣ機構部２２は、検出した
誤りが単一ビット誤りであればそれを訂正することがで
きるからである。

前述のスレショルド値は、本システムの安定性をどの程
度にするかに応じた、任意の数に選定する。このスレシ
ョルド値が小さければ小さい程、訂正可能な誤りの発生
がより少ないうちに所与のメモリ素子ないしその一部分
を、予備ユニットで機能代行すべきものとして指定する
ことになる。

一方、このスレショルド値が大きければ大きい程、予備
ユニットが機能代行すべきものとして指定したメモリ素
子ないしその一部分が、実際に故障している可能性が増
大する。

メインテナンス機構部２８は、第４図の２０８に示す処
理おいて、成るメモリ素子ないしその一部分に対応する
誤りカウンタがスレショルド値を超えたことから、その
メモリ素子ないしその一部分を予備ユニットで機能代行
すべきであると判定したならば、先ず最初に、２１０に
おいて。

利用可能な予備メモリ・ユニットが存在している割当て
済みビットを判定する。利用可能な予備ユニットが存在
していたならば、２１２に示すように、予備割当て手順
を呼出す、この予備割当て手順については、後に第５図
に関連して説明する。

一方、２１０に示す処理において、利用可能な予備ユニ
ットが存在していないと判定した場合には、メインテナ
ンス機構部２８は、２１６に示すように、メモリの修理
要請を発生する０本システムのこの点に関する詳細は本
発明に直接関係するものではないため、ここでは特に説
明はしないが、この修理要請の発生のための手順は、大
型データ処理システムに用いられるメモリ・システムに
関して、従来より公知となっているものである。また、
破線Ａの中の諸機能はいずれも本発明の範囲外のもので
あるが、ここでは、成る誤り状態が生じたときに本シス
テムがどのように動作するかについての概括的な理解が
得られるように、簡単な説明を以下に述べることにする
。

メインテナンス機構部２８が、２０４において複数ビッ
トの誤りが発生したことを検出したならば、２１８に示
すように、回復手順を開始する。

この誤り回復手順は、例えばＩ　ＢＭ３０９０型コンピ
ユータ等に設けているのと同じような形態の回復可能な
うものとすることができる。２１８におけるこの誤り回
復処理が成功したならば、その成功を２２０で検出して
制御をメインテナンス機構部２８へ返し、そして２０６
において誤りカウンタの更新可能なう、一方、２２０に
おいて、誤り回復処理が不成功であったと判定した場合
には、このシステムは、２２２に示すように、メモリの
その欠陥領域の割振り解除可能なう、続いて２１６にお
いて、メモリの修理要請を発生する。

判断ブロック２０４の「ＮＯ」側の分岐出力線と、判断
ブロック２１０の「ＮＯ」側の分岐出力線とを、ブロッ
ク２１６へ進む１本の線に変更することも可能である。

そのような変更形態においては、訂正不可能な誤りを検
出したときには、誤り回復手順を起動しようとすること
なく、メモリの修理要請を発することになる。これによ
ってシステムは幾分簡略化されるが、しかしながら、お
そらくは、誤り回復手順を実行するようにしである場合
に必要な修理要請の回数よりも多くの回数の修理要請が
発せられることになろう。

次に第５図について説明すると、同図のフローチャート
は、第４図のブロック２１２に示した予備割当て処理が
実行されているときの、第１図のメインテナンス機構部
２８の機能を示すものである。メインテナンス機構部２
８は、２４０において、メモリがビジーである割当て済
みビットを判定する。もしビジーであったならば、２４
２に示すように、メインテナンス機構部は、再試行をし
ながらメモリがビジーでなくなるのを待ち、モしてビジ
ーでなくなったならば２４６のステップへ進む。

方、予備割当て処理の要求がなされたときにメモリがビ
ジーでなかった場合には、制御の流れは直接ステップ２
４６へ進む。

メモリが非活動状態であると判定したことにより予備割
当て処理が開始可能となったならば、メインテナンス機
構部は、２４６において、先に割当てた予備ユニットが
故障したために、その故障した予備ユニットの機能代行
を他の予備ユニットに割当てようとしているのかの判定
可能なう、そのとおりであったならば、制御の流れはス
テップ２４８へ進み、このステップでは、先に割当てた
予備ユニットを消勢する。この消勢処理は、この故障し
た予備ユニットに対応した予備レジスタへのイネーブル
・ラインをハイ・レベルとした上で、そのレジスタの全
ての桁に「０」をロードすることによって行なう、これ
が終了したならば。

制御の流れはステップ２５０へ進む。

一方、ステップ２４６において、その予備割当ての要求
が、先に割当てた予備ユニットの機能代行を要求してい
るのではないと判定した場合には、制御の流れは直接ス
テップ２５０へ進む、ステップ２５０では、次の使用可
能な予備ユニットを、故障したメモリ素子１、ないしは
メモリ素子の故障した部分の１機能代行をするように割
当てる。この割当て処理は、割当てようとしているメモ
リ・ユニットに対応した予備記憶位置レジスタへのイネ
ーブル・ラインをハイ・レベルとした上で、そのレジス
タへ、当該メモリ・ユニットの列及びビット位置の情報
を送出することによって行なう。

続いて制御の流れはステップ２５２へ進み、ここでは、
その故障チップに対応した誤りカウンタをリセットする
。続いて、成る程度の時間に亙って、マスクをセットす
ることによって、この故障を発生したメモリ素子の誤り
をマスキングする。

これが必要とされる理由は、新たに割当てた予備メモリ
拳ユニットには未だ正しい情報が記憶されていないため
、この新たに割当てた予備メモリ・ユニットを含むメモ
リ記憶位置に対して直後に行なわれる諸読出し動作にお
いては、幾つかの誤りが発生するからである。ＥＣＣ機
構部によって誤り訂正処理が実行されるようにしである
ため、複数ビットの誤りさえ検出されなければ、このマ
スキングによってデータの完全性に関する問題が生じる
ことはない、しかも、ある程度の時間が経過すれば、メ
モリに記憶されていたデータが、この新たに割当てた予
備メモリ・ユニットの全てに記憶され、それによって、
それ以後の読出し誤りは発生しなくなる。そうなったな
らば、この誤りマスキングを解除して良い、誤りマスキ
ングをしておかねばならない実際の時間は、使用するマ
シンとアプリケーション・ソフトとによって決まるもの
である。従って、システムのデータの完全性を維持する
ために必要とされる誤りマスキングの時間の長さを決定
するためには、そのシステムの解析可能なう必要がある
。この必要マスキング時間は、システムごとに、また、
アプリケーション・ソフトごとに異なるものであるが、
システムとアプリケーション・ソフトとの各組合せごと
に決まるものである。このマスキング期間が経過したな
らば、メインテナンス機構部は誤りマスクを解除し、そ
れによって、その割当て予備ユニットに関するそれ以後
の誤りの発生回数をカウントできるようになる。

第６図は、以上に説明した機能をメインテナンス機構部
に実行させるために必要なハードウェアを図示している
。ＥＣＣ機構部２２とこのメインテナンス機構部２８と
の間を結合するバス２７が含む複数本のラインは、イン
ターフェース・アダプタ［株］ロジック３００との間で
、制御情報、アドレス、並びにシンドローム情報の伝送
可能なうためのものである。このロジック３００は、ア
ドレス・バス３０２、データ・バス３０４、及び制御バ
ス３０６に結合している。これらのバス３０２．３０４
、及び３０６は、ＲＡＭ３０８、ＲＯＭ３１０、及びマ
イクロプロセッサ３１２に結合しており、マイクロプロ
セッサ３１２は、当業者には周知の、単純な制御プロセ
ッサとして構成したものである。ＲＯＭ３１０には、上
述のメインテナンス機構部の様々な機能を実行するため
の制御プログラムを記録している。それらの機能に必要
なデータは、ＲＡＭ３０ｇに記憶するようになっている
。

インターフェース・ロジック３００は更に、複数本の制
御ライン３１４を備えている。それら制御ライン３１４
は、その各々が、１つづつの予備記憶位置レジスタに接
続しており、その接続している予備記憶レジスタを付勢
して、バス３１６上に送出されているデータの受取り可
能なわせるものである。このバス３１６上のデータは、
予備ユニットで機能代行するメモリ素子の列と、その列
の中のその機能代行するメモリ素子の位置とを識別する
情報を含んでいるデータである。このバス３１６上のデ
ータは、ＲＡＭ３０８に記憶した情報に基づいてメイン
テナンス機構部が決定するものであり、このＲＡＭ３０
８に記憶した情報は、所与のメモリ素子に関する誤り発
生回数のカウント値が予め定めた限界回数を超えたこと
、従って、そのメモリ素子の機能を代行する予備ユニッ
トの割当て可能なうべきことを示す情報である。

ＲＡＭ３０８には更に、どの予備メモリ素子を既に割当
てているか、を示す情報も記憶しており、それによって
、成る予備メモリ・ユニットが故障した際には、その状
態が検出できるようになっている。上述の如く、既に割
当てである予備ユニットが故障した場合には、その予備
ユニットに対応した予備記憶位置レジスタをクリアし、
そして新たな予備ユニットに、その故障したメモリ素子
の光 機能代行φ１当てることになる。

以上の説明は本発明の好適実施例に重点を置いたもので
あるが、しかしながら当業者には理解されるように、本
発明の概念並びに範囲から逸脱することなく、本発明の
この好適構成例に対して。

上で言及した変更や、またその他の変更を加えることが
可能である。

【図面の簡単な説明】

第１図は、本発明の障害余裕性メモリ・システムのブロ
ック図・ 第２図は、第２Ａ図、第２Ｂ図、及び第２Ｃ図の組合せ
方を示す説明図、 第２Ａ図、第２Ｂ図、及び第２Ｃ図は、予備記憶位置レ
ジスタと、予備マージ回路網と、それらに付随するロジ
ック、特に読出しマージ用の素子とを示すブロック図、 第３図は、予備マージ回路網の一部を構成し、データを
メモリ・アレイのチップと予備チップとに記憶するとき
に用いる、記憶マージ用素子を示す図、 第４図は、第１図に図示した諸要素の動作形態を示すフ
ローチャート、 第５図は、第４図に図示した予備割当てステップの呼込
みの際のフローチャート、 第６図は、第１図に図示したシステムに用いる、典型的
な一例としてのメモリ・メインテナンス機構部を示す図
、 第７図は、データの記憶動作に際して該当する予備回路
のみが更新されるようにするための動作可能なう制御回
路を示す図である。 １０・・・メモリ・システム・アレイ、１１・・・アド
レス・バス、 １２・・・予備プール、 １４・・・メモリ・インターフェース・レジスタ、１６
・・・双方向バス、 １８・・・双方向バス、 ２０・・・予備マージ回路網、 ２２・・・ＥＣＣ機構部、 ２４・・・プロセッサ、 ２６・・・予備記憶位置レジスタ、 ２８・・・メインテナンス機構部。 （外１名）

Claims (1)

1. 【特許請求の範囲】 １、複数のアドレス可能な記憶位置から成るアレイを構
   成するように配列された、複数のメモリ素子であって、
   それら複数のアドレス可能記憶位置の各々が、複数のデ
   ータ・ビットと、所与のアドレス可能記憶位置における
   全てのデータ・ビット及びチェック・ビットの完全性を
   チェックするための複数のチェック・ビットとから構成
   されている、複数のメモリ素子と、 少なくとも２つの予備メモリ・ユニットを含んで成る予
   備メモリ・ユニットのプールであって、該予備メモリ・
   ユニットには、前記複数のメモリ素子のうちの任意のメ
   モリ素子の機能代行を割当てることができると共に、割
   当て済み予備メモリ・ユニットの機能代行を割当てるこ
   ともできるようにした、予備メモリ・ユニットのプール
   と、所与の記憶位置から読出された前記データ・ビット
   及び前記チェック・ビットに応答して、故障しているメ
   モリ素子ないし故障している割当て済み予備メモリ・ユ
   ニットを検出し、その故障しているメモリ素子ないし故
   障している割当て済み予備メモリ・ユニットの機能代行
   を、未割当て予備メモリ・ユニットに割当てる、検出及
   び割当て手段と、 を含んでいる障害余裕性メモリ・システム。 ２、前記チェック・ビットの個数が、ｋをデータ・ビッ
   ト数、ｒをチェック・ビット数としたときに、Ｋ＋ｒ≦
   ２＾（＾ｒ＾−＾１＾）の式を満足する最も小さな数ｒ
   であるように定められている請求項１記載の障害余裕性
   メモリ・システム。 ３、前記データ・ビット及び前記チェック・ビットに応
   答して、訂正可能な誤りが検出された場合にメモリから
   の読出しデータの訂正を行なう、誤り訂正手段を更に含
   んでいる請求項１記載の障害余裕性メモリ・システム。 ４、既に故障と判定されているメモリ素子がアドレスさ
   れた場合に、そのアドレスされたメモリ素子の機能代行
   が割当てられている割当て済み予備メモリ・ユニットか
   らの読出しを行ない、且つその割当て済み予備メモリ・
   ユニットからの読出しデータを、メモリからの読出しデ
   ータの該当ビット位置にマージする、読出し及びマージ
   手段を更に含んでいる請求項１記載の障害余裕性メモリ
   ・システム。 ５、複数のアドレス可能な記憶位置から成るアレイを構
   成するように配列された、複数のメモリ・チップであっ
   て、それら複数のアドレス可能記憶位置の各々が、複数
   のデータ・ビットと、所与のアドレス可能記憶位置にお
   ける全てのデータ・ビット及びチェック・ビットの完全
   性をチェックするための複数のチェック・ビットとから
   構成されている、複数のメモリ・チップと、 少なくとも２つの予備チップを含んで成る予備チップの
   プールであって、該予備チップには、前記複数のメモリ
   ・チップのうちの任意のメモリ・チップの機能代行を割
   当てることができると共に、割当て済み予備チップの機
   能代行を割当てることもできるようにした、予備チップ
   のプールと、 所与の記憶位置から読出された前記データ・ビット及び
   前記チェック・ビットに応答して、故障しているメモリ
   ・チップないし故障している割当て済み予備チップを検
   出し、その故障しているメモリ・チップないし故障して
   いる割当て済み予備チップの機能代行を、未割当て予備
   チップに割当てる、検出及び割当て手段と、 を含んでいる障害余裕性メモリ・システム。 ６、前記チェック・ビットの個数が、ｋをデータ・ビッ
   ト数、ｒをチェック・ビット数としたときに、Ｋ＋ｒ≦
   ２＾（＾ｒ＾−＾１＾）の式を満足する最も小さな数ｒ
   であるように定められている請求項５記載の障害余裕性
   メモリ・システム。 ７、前記データ・ビット及び前記チェック・ビットに応
   答して、訂正可能な誤りが検出された場合にメモリから
   の読出しデータの訂正を行なう、誤り訂正手段を更に含
   んでいる請求項５記載の障害余裕性メモリ・システム。 ８、既に故障と判定されているメモリ・チップがアドレ
   スされた場合に、そのアドレスされたメモリ・チップの
   機能代行が割当てられている割当て済み予備チップから
   の読出しを行ない、且つその割当て済み予備チップから
   の読出しデータを、メモリからの読出しデータの該当ビ
   ット位置にマージする、読出し及びマージ手段を更に含
   んでいる請求項５記載の障害余裕性メモリ・システム。 ９、複数のアドレス可能な記憶位置から成るアレイを構
   成するように配列された、複数のメモリ素子であって、
   それら複数のアドレス可能記憶位置の各々が、複数のデ
   ータ・ビットと、所与のアドレス可能記憶位置における
   全てのデータ・ビット及びチェック・ビットの完全性を
   チェックするための複数のチェック・ビットとから構成
   されている、複数のメモリ素子と、 少なくとも２つの予備メモリ・ユニットを含んで成る予
   備メモリ・ユニットのプールであって、該予備メモリ・
   ユニットには、１つの前記メモリ素子の中の識別可能な
   部分の機能代行を割当てることができると共に、割当て
   済み予備メモリ・ユニットの機能代行を割当てることも
   できるようにした、予備メモリ・ユニットのプールと、 所与の記憶位置から読出された前記データ・ビット及び
   前記チェック・ビットに応答して、故障しているメモリ
   素子部分ないし故障している割当て済み予備メモリ・ユ
   ニットを検出し、その故障しているメモリ素子部分ない
   し故障している割当て済み予備メモリ・ユニットの機能
   代行を、未割当て予備メモリ・ユニットに割当てる、検
   出及び割当て手段と、 を含んでいる障害余裕性メモリ・システム。 １０、前記チェック・ビットの個数が、ｋをデータ・ビ
   ット数、ｒをチェック・ビット数としたときに、Ｋ＋ｒ
   ≦２（＾ｒ＾−＾１＾）の式を満足する最も小さな数ｒ
   であるように定められている請求項９記載の障害余裕性
   メモリ・システム。 １１、前記データ・ビット及び前記チェック・ビットに
   応答して、訂正可能な誤りが検出された場合にメモリか
   らの読出しデータの訂正を行なう、誤り訂正手段を更に
   含んでいる請求項９記載の障害余裕性メモリ・システム
   。 １２、既に故障と判定されているメモリ素子がアドレス
   された場合に、そのアドレスされたメモリ素子の機能代
   行が割当てられている割当て済み予備メモリ・ユニット
   からの読出しを行ない、且つその割当て済み予備メモリ
   ・ユニットからの読出しデータを、メモリからの読出し
   データの該当ビット位置にマージする、読出し及びマー
   ジ手段を更に含んでいる請求項９記載の障害余裕性メモ
   リ・システム。 １３、複数のアドレス可能な記憶位置から成るアレイを
   構成するように配列された、複数のメモリ素子であって
   、それら複数のアドレス可能記憶位置の各々が、複数の
   データ・ビットと、所与のアドレス可能記憶位置におけ
   る全てのデータ・ビット及びチェック・ビットの完全性
   をチェックするための複数のチェック・ビットとから構
   成されている、複数のメモリ素子と、 予備メモリ・ユニットのプールを成す複数のメモリ・ユ
   ニットと、 １つのアドレス可能記憶位置と前記プール内の全ての前
   記メモリ・ユニットとからの読出しを行なうアクセス手
   段と、 前記アクセス手段に応答して、割当て済み予備メモリ・
   ユニットからの読出しデータを、前記アドレス可能記憶
   位置内の既に故障と判定されているビット位置に置換代
   入することにより、メモリ読出しデータを発生する、予
   備マージ回路網と、前記メモリ読出しデータに応答して
   、該メモリ読出しデータの中の誤りを検出すると共に、
   誤りが検出されなかったときには前記メモリ読出しデー
   タから成る訂正済みメモリ読出しデータを、また、誤り
   が検出されたときには、適切に変更を加えたデータから
   成る訂正済みメモリ読出しデータを発生し、更に、誤り
   が検出されたときにはその検出された誤りの位置を識別
   するシンドローム情報を発生する、誤りチェック／訂正
   機構部と、前記シンドローム情報に応答して、各メモリ
   素子に発生する誤りの数をカウントし、且つ、所与のメ
   モリ素子の誤りカウント値が予め定められている最大値
   を超えたときに予備割当て信号を発生する、メインテナ
   ンス機構部と、 前記予備割当て信号に応答して、該予備割当て信号によ
   り故障したことが示されたメモリ素子の機能代行を予備
   メモリ・ユニットに割当てることにより、それ以後のメ
   モリに対する読出しないし書込みが、その故障したメモ
   リ素子の代りにその割当てを受けた予備メモリ・ユニッ
   ト対して行なわれるようにする、予備割振り手段と、 を含んでいる障害余裕性メモリ・システム。 １４、前記予備割振り手段が更に、前記予備割当て信号
   により故障したことが示された割当て済み予備メモリ・
   ユニットの機能代行を予備メモリ・ユニットに割当てる
   ように動作するものである請求項１３記載の障害余裕性
   メモリ・システム。 １５、前記チェック・ビットの個数が、ｋをデータ・ビ
   ット数、ｒをチェック・ビット数としたときに、Ｋ＋ｒ
   ≦２＾（＾ｒ＾−＾１＾）の式を満足する最も小さな数
   ｒであるように定められている請求項１３記載の障害余
   裕性メモリ・システム。 １６、予備ユニットに機能代行させ得る複数の互いに識
   別可能な素子を含むメモリの中のアドレスした記憶位置
   と、プールを成す複数の予備ユニットの各々の中の前記
   アドレスした記憶位置に対応する記憶位置とから、デー
   タ・ビットとチェック・ビットとを読出す、読出しステ
   ップと、前記プールを成す前記複数の予備ユニットから
   読出した割当て済みビットを、既に故障と判定されてい
   るデータ・ビット及びチェック・ビットの中へマージし
   、それによってメモリ出力データを発生する、マージ・
   ステップと、 前記メモリ出力データをチェックしてメモリ読出し障害
   が発生したか否かを判定し且つ必要に応じて該メモリ出
   力データに訂正を加えることにより訂正済みメモリ出力
   データを発生する、チェック・ステップであって、検出
   された誤りの位置を識別するシンドローム・データを発
   生するステップを含んでいる、チェック・ステップと、 前記シンドローム・データに応答して、前記複数の予備
   ユニットのうちの１つに機能代行させ得る前記メモリの
   各素子における障害発生数をカウントし、その障害発生
   数が予め定められている最大値を超えたときに、メモリ
   に対する以後の全てのアクセスに際して、故障と判断さ
   れたメモリ素子の機能が特定の未割当て予備ユニットに
   代行されるべきことを示す、カウント・ステップと、を
   含んでいる障害余裕性メモリ・システムの作動方法。