JPH02166544A - メモリアドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ処理装置等における記憶部に異常が発生した時の
メモリ制御方式、特に、メモリアドレス変換方式に関し
、 データ処理装置等の記憶部に異常が発生した時、装置コ
ストを抑えて、且つ、該データ処理装置に悪影響を与え
ることのない装置を提供することを目的とし、 一定容量に分割されたメモリユニットを複数個実装する
記憶部と、該記憶部へのアクセス・異常チェックを行う
記憶制御部からなる記憶装置において、アドレス変換機
構を設けて、上記記憶部内のいず−れかのメモリユニッ
トに異常が検出された時、該アドレス変換機構により、
上記異常となったメモリユニットを除いた残りのメモリ
ユニットのアドレス空間が連続したアドレス空間となる
ように変換して、縮退運転するように構成する。

〔産業上の利用分野］ 本発明は、データ処理装置等における記憶部に異常が発
生した時のメモリ制御方式、特に、メモリアドレス変換
方式に関する。

近年の計算機システムの大型化、高性能化に伴い、デー
タ処理装置内で使用するランダムアクセスメモリ（ＲＡ
Ｍ）で構成される記憶部の容量も大容量化している。

これに伴い、該記憶部で発生するエラー、特に、誤り訂
正符号（ＥＣＣ）論理機構で訂正できない２ビツトエラ
ーも増加しており、計算機システムのオンライン化動向
と共に、該メモリエラーで装置がダウンしないことが強
（要求されている。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来のメモリ制御方式を示した図である。

本例においては、データ処理装置として、例えば、通信
制御装置を例にしている。

周知のとおり、該通信制御装置においては、ホストから
の指示に基づいて、中央処理装置（ＣＰＵ）■が記憶部
（ＭＭ）　５内のメモリユニット（間ユニット０〜）５
１内に格納されている特定の通信制御プログラムを実行
することにより、プログラム制御。

叉は、ダイレクトメモリアクセスコントロール（ＤＭＡ
）機構で、通信回線とデータの送受信を行う回線対応部
（ＬＡＣ）　３を介して、回線からのデータをメモリユ
ニット（ＭＭユニットθ〜、以下略）　５１内の特定領
域に設けられているバッファに一旦格納し、該格納され
たデータをホストとのデータ転送制御を行うインクフェ
ーサ（ＩＦＣ）　２を介してホストに転送するように動
作する。

このとき、メモリアクセス制御部卸部（ＭＭＣ）　４が
、該回線対応部（ＬＡＣ）　３．中央処理装置（ＣＰＵ
）１．インクフェーサ（ＩＦＣ）　２からの記憶部（Ｍ
Ｍ）　５に対するアクセス要求を管理し、記憶部（ＭＭ
）　５へのアクセスを行う。

又、かかるデータ処理装置には、サービスプロセッサ（
ＳＶＰ）　６を備えていて、データ処理装置の初期設定
、或いは、運用中の障害管理を行う。

かかる従来のデータ処理装置におけるメモリアクセス制
御部（ＭＭＣ）　４においては、中央処理装置（ＣＰＵ
）　１等の要求元から記憶部（ＭＭ）　５へのアクセス
要求があると、該アクセス要求が書き込みであれば、図
示していない誤り訂正符号（ＥＣＣ）機構によりチェッ
クピットを付加し、該当のメモリユニット５１のアドレ
スに該データを書き込む。

又、該アクセス要求が読み出しであれば、該当のメモリ
ユニット５１のアドレスからデータを読み出し、上記誤
り訂正符号（ＥＣＣ）機構によりデータのチェックを行
い正常であれば要求元へデータを送出するが、このとき
、複数ビットの誤りがあるとハードエラーとしてサービ
スプロセッサ（ＳＶＰ）６に、特定のインタフェース（
サービスリンク）■を介して通知する。

該サービスプロセッサ（ＳＶＰ）　６はメモリエラーの
通知を受けると、診断等を行い、修復不可能と認識した
場合には、装置ダウンとするか、或いは、本図に示した
ように、交替メモリユニット５２を備えている場合には
、上記メモリアクセス制御部（ＭＭＣ）　４に交替指示
を行い、障害メモリユニット５１を交替メモリユニット
に５２に切り替えて使用するのが一般的であった。

従って、装置ダウンとするケースでは、システムの運用
に重大な影響を与えてしまうという問題があった。

又、交替制御方式をとるケースでは、交替メモリを具備
しておく必要があり、装置のコストが高くなる問題があ
った。

本発明は上記従来の欠点に鑑み、データ処理装置等の記
憶部に異常が発生した時、装置コストを抑えて、且つ、
該データ処理装置に悪影響を与えることのない装置を提
供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明のメモリアドレス変換方式の原理図であ
る。

上記の問題点は下記の如くに構成されたメモリアドレス
変換方式によって解決される。

一定容量に分割されたメモリエラーｌ−（ＭＭユニット
Ｏ〜３）５１を複数個実装する記憶部５と、該記憶部５
へのアクセス・異常チェックを行う記憶制御部４からな
る記憶装置において、 アドレス変換機構４１を設けて、上記記憶部５内のいず
れかのメモリユニット（ＭＭユニットＯ〜３）５１に異
常が検出された時、該アドレス変換機構４１により、上
記異常となったメモリユニ・ント（例えば、ＭＭユニッ
ト２）５１を除いた残りのメモリユニット　（即ち、財
ユニット０，１．３）　５１のアドレス空間が連続した
アドレス空間となる変換を行うように構成する。

〔作用］ 即ち、本発明によれば、一定容−瞳に分割されたメモリ
ユニットを複数個実装する記憶部と、該記憶部へのアク
セス・異常チェックを行う記憶制御部（ＭＡＣ）からな
る記憶装置において、メモリユニットで訂正不可能な、
例えば、２ビツトエラーが発生したことを検出した場合
には、サービスプロセッサ（ＳＶＰ）、及び、ホストに
該エラー情報を送出し、例えば、該サービスプロセッサ
（ＳＶＰ）がエラユニットを認識して、本発明のｒＭＭ
ユニ・ント有効レジスタＪの該当ビットをリセットする
。

ここで、ホストでは、該エラー情報から障害時でのメモ
リ容量を認識し、縮退運転が可能であることを判断して
、該ホストから継続運用を行う指示が該サービスプロセ
ッサ（ＳＶＰ）にあると、初期プログラムロード（ＩＰ
Ｌ）を行って運用の再開が行われる。

この運用再開後のメモリアクセスは、上記［ＭＭユニッ
ト有効レジスタ」の内容にもとづいて、ユニットアドレ
ス変換部で、ユニットアドレスの変換が行われる。

該アドレス変換は、羅障メモリユニットを除いた残りの
メモリユニットのアドレス空間が連続になるように変換
される。

このアドレス変換を受けてメモリアクセスが行われるの
で、当該データ処理装置、例えば、通信制御装置は、羅
障メモリユニットを除いたメモリユニットが構成するア
ドレス空間を用いた縮退運転が可能になり、システム尭
の影響を最小限に抑えることができる効果ある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明のメモリアドレス変換方式の原理
図であり、第２図は本発明の一実施例を示した図であっ
て、（ａ）はシステム構成を示し、（ｂ）はアドレス変
換の論理表を示しており、メモリアクセス制御部（ＭＡ
Ｃ）　４内に設けられたアドレス変換機構４１によって
、羅障メモリユニット５１を除いた残りのメモリユニッ
ト５１のアドレス空間が連続的になるように変換するア
ドレス変換機構４１が本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。

以下、第１図、第２図を用いて、本発明のメモリ制御方
式、特に、メモリアドレス変換方式を説明する。

本実施例でも、前述の通信制御装置を例にしているが、
本発明を実施しても、該通信制御装置での基本的なデー
タ転送動作は特に変わることはないので省略し、ここで
は、記憶部５の特定のメモリユニット　（例えば、メモ
リユニット２）５１に、訂正不可能な障害が発生した場
合の動作を中心にして本発明のメモリアドレス変換方式
を説明する。

先ず、運用開始に先立って、本通信制御装置の初期設定
がホストから指示されると、サービスプロセッサ（ＳＶ
Ｐ）　６の制御の元に、サービスリンク■を介して初期
設定、初期プログラムローディング（ＴＰＬ）が行われ
、メモリアクセス制御部（ＭＭＣ）４内に設けられてい
る本発明のアドレス変ｔＡ機構４１　内（７）　ｒＭＭ
ユニット有効レジスタ」４１０も初期設定され、その内
容が中央処理装置（（、ＰＵ）　Ｌ或いは、回線対応部
（ＬＡＣ）　３．インタフェーサ（ＩＦＣ＞２等の各周
辺部に′通知される。

中央処理装置（ＣＰＵ）　１等は該通知されたｒＭＭユ
ニット有効レジスタ」４１０の内容に基づいて、現状の
メモリ容量を認識して、該メモリ容量に適合したデータ
転送処理を行う。

上記メモリアクセス制御部（ＭＭＣ）　４は、中央処理
装置（ＣＰＵ）　１．或いは、周辺部からメモリアクセ
ス要求があると、該メモリアクセス要求が書き込みであ
れば、図示していない誤り訂正符号（ＥＣＣ）機構によ
りチェックビットを付加して、該当のメモリユニット５
１の該当アドレスにデータを書き込むが、該メモリアク
セスが読み出しであれば、該当のメモリユニット５１の
該当アドレスからテ゛夕を読み出し、」二記誤り訂正符
号（ＦＣＣ）　ａ構により該読み出しデータのチェック
を行い、正常であれば要求元にデータを送出する。

このとき、該読み出しデータに複数ピントの誤りがあり
、訂正不可能と認識された場合には、ハトエラーとして
サービスプロセンサ（ＳＶＰ）　６に通知される。

サービスプロセンサ（ＳＶＩ’）　６は該メモリエラの
通知を受けると、エラーのメモリユニット５１をメモリ
アドレスから判断し、メモリアクセス制御部（ＭＡＣ）
　４内の上記ｒＭＭユニット有効レジスタＪ　４１０の
該当ビットをリセットする。

又、サービスプロセンサ（ＳＶＰ）　６はインタフェザ
（ＩＦＣ）　２を経由して、ホストに対してハードエラ
ーのあったことを通知する。

該通知を受けたホストは、例えば、センスバイトを介し
て障害情報を解析し、該障害状況でのメモリ容量を判断
して、縮退運転が可能であることを認識したとき、サー
ビスプロセンサ（ＳＶＩ’）　６に継続運転を指示する
。

こうして、ホストから再初期プログラムローディング（
ＩＰＬ）を指示されて継続運用する場合には、メモリア
クセス制御部（ＭへＣ）　４は、メモリアクセスを行う
際、上記更新されたｒＭＭユニット有効レジしタＪ４１
０の内容に従い、ユニットアドレス変換部′４１１が、
例えば、第２図（ｂ）に示したアドレス変換の論理表に
基づいて、該羅障メモリユニット（上記、聞ユニット２
）　５１を除いた残りのメモリユニット（ＭＭユニット
０．１．３）　５１のアドレス空間が連続的になるよう
に変換することで、エラユニッｌ−５１を論理的に切り
＃１し、且つ、残ったメモリユニット５１で縮退運転を
行うように動作する。

例えば、第２図（ｂ）の例では、該記憶部５に４つのメ
モリユニット５１が接続されていることが示され一ζい
るが、該メモリユニット５１の内、第３番のメモリユニ
・ント（ＩＩＭユニント３）５１がエラー（’ｘ’　で
示す）となった場合には、ユニット番号（ユニットアド
レス）の変換は行われないで、唯エラーを起こした第３
番のメモリユニット５１のみが論理的に除去されるのみ
であるが、例えば、第２番のメモリユニット（ＭＭユニ
ット２）５１がエラーになった場合（第２図（ｂ）の項
番３のケス：＊で示ず）には、図示されている如くに、
正常な第３番のメモリュニッＬ　（ＭＭユニット３）５
１のユニットアドレスを第２番のユニット（ＭＭユニッ
ト２）のユニットアドレスに変換し、該エラを起こした
第２番のメモリユニット５１を論理的に除去することで
、エラーを起こしていない第Ｏ番、第１番のメモリユニ
ットと第３番のメモリユニットのアドレス空間が連続的
になることが判る。

上記第２図（ｂ）のアドレス変換の論理表に基づいて上
記の如きアドレス変換を行う手段は、例えば、読み取り
専用メモリ（ＲＯＭ）によって変換テーブルを作成する
か、或いは、論理ゲート回路により容易に実現可（ｔＦ
である。

尚、」二記の実施例においては、メモリユニット５１の
エラー時の本発明のｒＭＭユニット有効レジスタ」４１
Ｏの更新処理をサービスプロセンサ（ＳＶｌｌ）　６で
行わせる例で説明したが、メモリアクセス制御部（Ｍへ
Ｃ）　４が直接行い、その結果をナービスプロセッサ（
ＳＶＩＩ）　６．或いは、ポスト等に報告するようにし
てもよいことはいう迄もないことである。この場合、障
害メモリユニットは、該更新されたｒＭＭユニット有効
レジしタＪ４１０の内容から、該報告を受けた装置、例
えば、サービスプロセンサ（ＳＶＩＩ）　６．ホスト等
が認識することになる。

このように、本発明は、複数個のメモリユニットからな
る記憶部を備えたデータ処理装置、例えば、通信制御装
置において、該記憶部のメモリユニットの１つに障害が
発生し、該障ν「が訂正不可能なエラーであることが認
識された場合には、ｒＭＭユニット有効レジスタ」の該
当ビットをリセットし、以後のメモリアクセスは、該更
新されたｒＭＭユニット有効レジしタＪの内容に基づい
て、羅障メモリユニットを除いた残りのメモリユニット
のアドレス空間が連続的になるようなアドレス変換を受
けることで、該羅障メモリユニットを除いた縮退運転が
できるようにした所に特徴がある。

夕処理装置、例えば、通信制御装置は、羅障メモリユニ
ットを除いたメモリユニットが構成するアドレス空間を
用いた縮退運転が可能になり、システム＾の影響を最小
限に抑えることができる効果ある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリアドレス
変換方式は、データ処理装置等における記憶部に異常が
発生した時のメモリ制御方式、特に、メモリアドレス変
換方式において、一定容量に分割されたメモリユニット
を複数個実装する記憶部と、該記憶部へのアクセス・異
常チェックを行う記憶制御部からなる記憶装置において
、アドレス変ＦＩＡｍ構を設けて、上記記憶部内のいず
れかのメモリユニットに異常が検出された時、該アドレ
ス変換機構により、上記異常となったメモリユニットを
除いた残りのメモリユニットのアドレス空間が連続した
アドレス空間となるように変換して、縮退運転するよう
にしたものであるので、デ

【図面の簡単な説明】

第１図は本発明のメモリアドレス変換方式の原理図。 第２図は本発明の一実施例を示した図。 第３図は従来のメモリ制御方式を示した図。 である。 図面において、 １は中央処理装置（ＣＰＵ）　、　２はインタフェーサ
（ＩＦＣ）。 ３は回線対応部（ＬＡＣ）　。 ４はメモリアクセス制御部、又は記憶制御部（ＭＡＣ）
　。 ４１はアドレス変換機構 ４１０はＭＭユニット有効レジスタ。 ４１１はユニットアドレス変換部。 ５は記憶部（ＭＭ）。 ５１はメモリユニット（ＭＭユニットＯ〜３）。 ５２は交替メモリユニット。 ６はサービスプロセッサ（ＳＶＰ）。 ■はサービスリンク。 をそれぞれ示す。 末完日月０メモリアト以食才央方曵のΔ訊ｊ里図お　　
１　　図

Claims (1)

1. 【特許請求の範囲】 一定容量に分割されたメモリユニット（５１）を複数個
   実装する記憶部（５）と、該記憶部（５）へのアクセス
   ・異常チェックを行う記憶制御部（４）からなる記憶装
   置において、 アドレス変換機構（４１）を設けて、上記記憶部（５）
   内のいずれかのメモリユニット（５１）に異常が検出さ
   れた時、該アドレス変換機構（４１）により、上記異常
   となったメモリユニット（５）を除いた残りのメモリユ
   ニット（５１）のアドレス空間が連続したアドレス空間
   となるように変換することを特徴とするメモリアドレス
   変換方式。