JPH03198417A - ディジタル遅延回路 - Google Patents
ディジタル遅延回路Info
- Publication number
- JPH03198417A JPH03198417A JP1339628A JP33962889A JPH03198417A JP H03198417 A JPH03198417 A JP H03198417A JP 1339628 A JP1339628 A JP 1339628A JP 33962889 A JP33962889 A JP 33962889A JP H03198417 A JPH03198417 A JP H03198417A
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- JP
- Japan
- Prior art keywords
- delay
- circuit
- extent
- setting
- delay amount
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル遅延回路に関し、特に設定可能な遅
延量の最小単位を変えることなく遅延量を設定するディ
ジタル遅延回路に関する。
延量の最小単位を変えることなく遅延量を設定するディ
ジタル遅延回路に関する。
従来、かかるディジタル遅延回路は複数のフリップフロ
ップからなるシフトレジスタを用いて構成されている。
ップからなるシフトレジスタを用いて構成されている。
第６図はかかる従来の一例を示すディジタル遅延回路図
である。
である。
第６図に示すように、従来のディジタル遅延回路は入力
データＤｉｎが入力されるフリップフロップＦ１〜Ｆｍ
″′ｃ構成されるシフトレジスタと、遅延量設定回路２
と、この遅延量設定回路２からの信号により所定の遅延
量を切換えて与えるセレクトスイッチ２１とを有し、デ
ィジタノ゛・／遅延出力ＤＡを得ている。尚、ＭＣＫは
クロックである。
データＤｉｎが入力されるフリップフロップＦ１〜Ｆｍ
″′ｃ構成されるシフトレジスタと、遅延量設定回路２
と、この遅延量設定回路２からの信号により所定の遅延
量を切換えて与えるセレクトスイッチ２１とを有し、デ
ィジタノ゛・／遅延出力ＤＡを得ている。尚、ＭＣＫは
クロックである。
上述した従来のディジタル遅延回路は、設定可能なμ延
量の最小単位はシフトレジスタのクロック（ＭＣＫ）の
１周期を単位としているため、大きな遅延量が想定され
るような場合には、シフトレジスタの段数を多くする必
要があり、またそれに応じて遅延量を切り換えるための
セレクトスイッチおよび遅延量設定回路の規模が大きく
なるという欠点がある。
量の最小単位はシフトレジスタのクロック（ＭＣＫ）の
１周期を単位としているため、大きな遅延量が想定され
るような場合には、シフトレジスタの段数を多くする必
要があり、またそれに応じて遅延量を切り換えるための
セレクトスイッチおよび遅延量設定回路の規模が大きく
なるという欠点がある。
本発明の目的は、かかる遅延量を任意に設定でき、しか
も回路規模を小さく構成することのできるディジタル遅
延回路を提供することにある。
も回路規模を小さく構成することのできるディジタル遅
延回路を提供することにある。
本発明のディジタル遅延回路は、遅延量を選択・設定す
るための制御信号を発生する遅延量設定回路と、最小遅
延量を与えるクロックが入力され、且つこのクロックを
分周した複数の異なる周期の分周クロックを発生する分
周回路と、前記複数の分周クロックの１周期を各々の遅
延量とする複数の遅延素子とを有し、前記遅延量設定回
路の信号に基づき遅延量を設定することを特徴としてい
る。
るための制御信号を発生する遅延量設定回路と、最小遅
延量を与えるクロックが入力され、且つこのクロックを
分周した複数の異なる周期の分周クロックを発生する分
周回路と、前記複数の分周クロックの１周期を各々の遅
延量とする複数の遅延素子とを有し、前記遅延量設定回
路の信号に基づき遅延量を設定することを特徴としてい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すディジタル遅延回
路図である。
路図である。
第１図に示すように、本実施例は最小クロックＭＣＫを
分周し且つそれぞれ１／２．１／４゜１／８に分周され
たクロック０１〜Ｃ３を出力する分周回路１と、それぞ
れクロックＣ１〜Ｃ３に基づき動作するフリップフロッ
プＦ１〜Ｆ３と、遅延量を設定する制御信号８１〜Ｓ３
を発生する遅延量設定回路２と、遅延量設定回路２から
の制御信号８１〜Ｓ３によりそれぞれ切り替えられるス
イッチ回路３Ａ〜３Ｃとを有している。このスイッチ回
路３Ａ〜３Ｃは制御信号８１〜Ｓ３が“Ｈ”のときに、
入力Ｂが選ばれ、ＩＩ Ｌ ＩＩのときに入力Ａが選ば
れるものとする。尚、ＤＩＮはディジタル入力、Ｄ Ｏ
ＵＴは遅延されたディジタル出力である。
分周し且つそれぞれ１／２．１／４゜１／８に分周され
たクロック０１〜Ｃ３を出力する分周回路１と、それぞ
れクロックＣ１〜Ｃ３に基づき動作するフリップフロッ
プＦ１〜Ｆ３と、遅延量を設定する制御信号８１〜Ｓ３
を発生する遅延量設定回路２と、遅延量設定回路２から
の制御信号８１〜Ｓ３によりそれぞれ切り替えられるス
イッチ回路３Ａ〜３Ｃとを有している。このスイッチ回
路３Ａ〜３Ｃは制御信号８１〜Ｓ３が“Ｈ”のときに、
入力Ｂが選ばれ、ＩＩ Ｌ ＩＩのときに入力Ａが選ば
れるものとする。尚、ＤＩＮはディジタル入力、Ｄ Ｏ
ＵＴは遅延されたディジタル出力である。
第２図は第１図における設定遅延量と設定信号の関係を
示す図である。
示す図である。
第２図に示すように、ここでは遅延量設定回路２の制御
信号８１〜Ｓ３の値と、遅延回路への入力ＤＩＮから出
力ＤｏＵ丁までの遅延量Ｏ〜７Ｔの関係を示している。
信号８１〜Ｓ３の値と、遅延回路への入力ＤＩＮから出
力ＤｏＵ丁までの遅延量Ｏ〜７Ｔの関係を示している。
第３図は第１図遅延量が３Ｔ、すなわちＳｌ−”Ｌ″′
、Ｓ２−“’Ｈ” Ｓ３＝’“Ｈ”の動作を示してい
る。
、Ｓ２−“’Ｈ” Ｓ３＝’“Ｈ”の動作を示してい
る。
尚、本実施例においては、遅延を設定するフリップフロ
ップの数が３個であるが、このフリップフロップの数が
ｎ個のときは、設定出来る遅延量は０〜（２”−１）Ｔ
である。また、同じ遅延量を従来の回路（第６図）で実
現するには、（２’−１＞個のフリップフロップが必要
になる。
ップの数が３個であるが、このフリップフロップの数が
ｎ個のときは、設定出来る遅延量は０〜（２”−１）Ｔ
である。また、同じ遅延量を従来の回路（第６図）で実
現するには、（２’−１＞個のフリップフロップが必要
になる。
第４図は本発明の第二の実施例を示すディジタル遅延回
路の主要部の回路図である。
路の主要部の回路図である。
第４図に示すように、本実施例は最小クロックＭＣＫを
入力し且つ異なった周期のクロック０１〜Ｃ３を発生す
る分周回路１と、クロック人力Ｃおよび制御人力Ｓを有
する３つのフリップフロップＤ１〜Ｄ３とを有し、遅延
量設定回路については前述した第一の実施例と同様であ
るため省略し、その出力である制御信号Ｓ１〜Ｓ３のみ
を示している。
入力し且つ異なった周期のクロック０１〜Ｃ３を発生す
る分周回路１と、クロック人力Ｃおよび制御人力Ｓを有
する３つのフリップフロップＤ１〜Ｄ３とを有し、遅延
量設定回路については前述した第一の実施例と同様であ
るため省略し、その出力である制御信号Ｓ１〜Ｓ３のみ
を示している。
第５図は第４図に示すフリップフロップ回路の具体的回
路図である。
路図である。
第５図に示すように、制御信号Ｓ入力がＨ”であれば、
通常のフリップフロップ動作を行い、入力データＩにク
ロック入力に応じた遅延を与え、ディジタルデータＯを
出力する。また逆に、Ｓ入力がＬ”の場合には、トラン
スファーゲート１７〜２０がすべて“’ Ｏｎ ”とな
り、遅延量が０となる。尚、第４図および第５図におけ
る遅延量と遅延量設定回路の制御信号８１〜Ｓ３の関係
は前述した第一の実施例と同じく第２図で示されるとお
りである。
通常のフリップフロップ動作を行い、入力データＩにク
ロック入力に応じた遅延を与え、ディジタルデータＯを
出力する。また逆に、Ｓ入力がＬ”の場合には、トラン
スファーゲート１７〜２０がすべて“’ Ｏｎ ”とな
り、遅延量が０となる。尚、第４図および第５図におけ
る遅延量と遅延量設定回路の制御信号８１〜Ｓ３の関係
は前述した第一の実施例と同じく第２図で示されるとお
りである。
以上説明したように、本発明のディジタル遅延回路は、
遅延量の最小単位を与えるクロックを分周して得られた
複数のクロック信号を各々の遅延量とする遅延素子の接
続を設定することにより、少ない回路構成素子で容易に
少ない遅延量から大きな遅延量まで自由に設定できると
いう効果がある。
遅延量の最小単位を与えるクロックを分周して得られた
複数のクロック信号を各々の遅延量とする遅延素子の接
続を設定することにより、少ない回路構成素子で容易に
少ない遅延量から大きな遅延量まで自由に設定できると
いう効果がある。
第１図は本発明の第一の実施例を示すディジタル遅延回
路図、第２図は第１図における設定遅延量と設定信号の
関係を示す図、第３図は第１図の回路動作を説明するた
めの各種信号等のタイミング図、第４図は本発明の第二
の実施例を示すディジタル遅延回路図、第５図は第４図
に示すフリップフロップの具体的回路図、第６図は従来
の一例を示すディジタル遅延回路図である。 １・・・分周回路、２・・・遅延量設定回路、３Ａ〜３
Ｃ・・・スイッチ回路、Ｆ１〜Ｆ３．Ｄｉ〜Ｄ３・・・
Ｄ型フリップフロップ、１０．１１・・・ＮＡＮＤゲー
ト、１２〜１６・・・インバータ、１７〜２０・・・ト
ランスファゲート、Ｓ、〜Ｓ３・・・制御信号、Ｃ１〜
Ｃ３・・・クロック。
路図、第２図は第１図における設定遅延量と設定信号の
関係を示す図、第３図は第１図の回路動作を説明するた
めの各種信号等のタイミング図、第４図は本発明の第二
の実施例を示すディジタル遅延回路図、第５図は第４図
に示すフリップフロップの具体的回路図、第６図は従来
の一例を示すディジタル遅延回路図である。 １・・・分周回路、２・・・遅延量設定回路、３Ａ〜３
Ｃ・・・スイッチ回路、Ｆ１〜Ｆ３．Ｄｉ〜Ｄ３・・・
Ｄ型フリップフロップ、１０．１１・・・ＮＡＮＤゲー
ト、１２〜１６・・・インバータ、１７〜２０・・・ト
ランスファゲート、Ｓ、〜Ｓ３・・・制御信号、Ｃ１〜
Ｃ３・・・クロック。
Claims (1)
- 遅延量を選択・設定するための制御信号を発生する遅延
量設定回路と、最小遅延量を与えるクロックが入力され
、且つこのクロックを分周した複数の異なる周期の分周
クロックを発生する分周回路と、前記複数の分周クロッ
クの１周期を各々の遅延量とする複数の遅延素子とを有
し、前記遅延量設定回路の信号に基づき遅延量を設定す
ることを特徴とするディジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339628A JPH03198417A (ja) | 1989-12-26 | 1989-12-26 | ディジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339628A JPH03198417A (ja) | 1989-12-26 | 1989-12-26 | ディジタル遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198417A true JPH03198417A (ja) | 1991-08-29 |
Family
ID=18329299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339628A Pending JPH03198417A (ja) | 1989-12-26 | 1989-12-26 | ディジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122992A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | バスドライバ |
| US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
-
1989
- 1989-12-26 JP JP1339628A patent/JPH03198417A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122992A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | バスドライバ |
| US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
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