JPH0352041Y2 - - Google Patents
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- Publication number
- JPH0352041Y2 JPH0352041Y2 JP1982190513U JP19051382U JPH0352041Y2 JP H0352041 Y2 JPH0352041 Y2 JP H0352041Y2 JP 1982190513 U JP1982190513 U JP 1982190513U JP 19051382 U JP19051382 U JP 19051382U JP H0352041 Y2 JPH0352041 Y2 JP H0352041Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- flop
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
(イ) 技術分野
本考案は、プログラマブルデイバイダ等に使用
され、制御信号により分周数が２種類に切り換わ
る２モジユラスプリスケーラに関する。
され、制御信号により分周数が２種類に切り換わ
る２モジユラスプリスケーラに関する。
(ロ) 従来技術
一般に、PLLシンセサイザ等のプログラマブ
ルデイバイダは、第１図に示すようなパルススワ
ローカウンタで構成され、クロツクパルスCLを
Ｎ分周あるいはＮ＋１分周し、制御信号CONT
によりその分周数が切り換わる２モジユラスプリ
スケーラ１を有している。そして、カウンタ２に
（Ｎ＋１）分周する回数を、カウンタ３にＮ分周
する回数と（Ｎ＋１）分周する回数の和の回数を
設定することにより、全体として任意の分周数を
得るようにしている。このパルススワローカウン
タにおいて、カウンタ２及び３の動作速度は、ク
ロツクパルスCLの１／Ｎ又は１／（Ｎ＋１）で
良く、従つて、全体の動作速度は２モジユラスプ
リスケーラの動作速度で決まる。
ルデイバイダは、第１図に示すようなパルススワ
ローカウンタで構成され、クロツクパルスCLを
Ｎ分周あるいはＮ＋１分周し、制御信号CONT
によりその分周数が切り換わる２モジユラスプリ
スケーラ１を有している。そして、カウンタ２に
（Ｎ＋１）分周する回数を、カウンタ３にＮ分周
する回数と（Ｎ＋１）分周する回数の和の回数を
設定することにより、全体として任意の分周数を
得るようにしている。このパルススワローカウン
タにおいて、カウンタ２及び３の動作速度は、ク
ロツクパルスCLの１／Ｎ又は１／（Ｎ＋１）で
良く、従つて、全体の動作速度は２モジユラスプ
リスケーラの動作速度で決まる。
そこで、従来の２モジユラスプリスケーラのブ
ロツク図を第２図に示す。この回路は、制御信号
CONTが「０」のとき分周数が「４」になり、
「１」のとき「５」になる。
ロツク図を第２図に示す。この回路は、制御信号
CONTが「０」のとき分周数が「４」になり、
「１」のとき「５」になる。
第２図において、４，５，６はクロツク端子
CLにクロツクパルスCLが各々印加されるＤフリ
ツプフロツプで、Ｄフリツプフロツプ４のQ1出
力はＤフリツプフロツプ５のD2端子に入力され、
Ｄフリツプフロツプ５のQ2出力はＤフリツプフ
ロツプ６のD3端子に入力されている。そして、
Ｄフリツプフロツプ６のQ3出力と制御信号
CONTを入力するANDゲート７の出力と、Ｄフ
リツプフロツプ５のQ2出力とをNORゲート８に
入力し、NORゲート８の出力をＤフリツプフロ
ツプのD1端子に入力していた。
CLにクロツクパルスCLが各々印加されるＤフリ
ツプフロツプで、Ｄフリツプフロツプ４のQ1出
力はＤフリツプフロツプ５のD2端子に入力され、
Ｄフリツプフロツプ５のQ2出力はＤフリツプフ
ロツプ６のD3端子に入力されている。そして、
Ｄフリツプフロツプ６のQ3出力と制御信号
CONTを入力するANDゲート７の出力と、Ｄフ
リツプフロツプ５のQ2出力とをNORゲート８に
入力し、NORゲート８の出力をＤフリツプフロ
ツプのD1端子に入力していた。
第３図は、第２図のブロツク図をトランスミツ
シヨンゲートを用いて実現した回路図であり、図
中、I11、I12、……I32はインバータ、T11、T12、
……T32はトランスミツシヨンゲートであり、
To1とTo2（ｎ＝１，２，３，）とは互いに逆のタ
イミングでオンオフするように、第４図イ及びロ
で各々を構成している。
シヨンゲートを用いて実現した回路図であり、図
中、I11、I12、……I32はインバータ、T11、T12、
……T32はトランスミツシヨンゲートであり、
To1とTo2（ｎ＝１，２，３，）とは互いに逆のタ
イミングでオンオフするように、第４図イ及びロ
で各々を構成している。
第３図において、クロツクパルスCLが「０」
であるとき、信号は以下に示すＡ，Ｂ，Ｃのパス
で伝達され、クロツクパルスCLが「１」である
ときは、Ｄ，Ｅ，Ｆ，Ｇのパスで伝達される。
であるとき、信号は以下に示すＡ，Ｂ，Ｃのパス
で伝達され、クロツクパルスCLが「１」である
ときは、Ｄ，Ｅ，Ｆ，Ｇのパスで伝達される。
Ａ（T11→I11→T12）、Ｂ（T21→I21→T22）、Ｃ
（T31→I31→T32）、 Ｄ（T12→I12→T21），Ｅ（T22→I22→T31）、Ｆ
（T22→I22→G2→T11）、 Ｇ（T32→I32→G1→G2→T11） ここで、インバータのデイレイをｔ、ゲート
G1及びG2のデイレイを2tとすれば、Ａ〜Ｅのパ
スではデイレイはｔ、Ｆのパスではデイレイは
3t、Ｇのパスではデイレイが5tとなり、動作速度
の上限はＧのパスで決まることになる。即ち、従
来の２モジユラスプリスケーラにおいては、クロ
ツクパルスCLの１クロツクで信号を伝達すべき
信号経路に、２つの論理ゲート７，８を含んでお
り、これらの論理ゲートのデイレイが大きいた
め、プリスケーラ全体の動作速度が遅くなつてし
まうという欠点があつた。
（T31→I31→T32）、 Ｄ（T12→I12→T21），Ｅ（T22→I22→T31）、Ｆ
（T22→I22→G2→T11）、 Ｇ（T32→I32→G1→G2→T11） ここで、インバータのデイレイをｔ、ゲート
G1及びG2のデイレイを2tとすれば、Ａ〜Ｅのパ
スではデイレイはｔ、Ｆのパスではデイレイは
3t、Ｇのパスではデイレイが5tとなり、動作速度
の上限はＧのパスで決まることになる。即ち、従
来の２モジユラスプリスケーラにおいては、クロ
ツクパルスCLの１クロツクで信号を伝達すべき
信号経路に、２つの論理ゲート７，８を含んでお
り、これらの論理ゲートのデイレイが大きいた
め、プリスケーラ全体の動作速度が遅くなつてし
まうという欠点があつた。
又、第２図のうち、ANDゲート７、NORゲー
ト８及び初段のフリツプフロツプ４を含んだ回路
構成をＰ型又はＮ型の一方のトランジスタで実現
すると、第５図のようになるが、この場合、トラ
ンジスタ９と１０を縦続接続しなくてはならず、
段数が増え、やはり、デイレイが大きくなつてし
まう。
ト８及び初段のフリツプフロツプ４を含んだ回路
構成をＰ型又はＮ型の一方のトランジスタで実現
すると、第５図のようになるが、この場合、トラ
ンジスタ９と１０を縦続接続しなくてはならず、
段数が増え、やはり、デイレイが大きくなつてし
まう。
従つて、従来の２モジユラスプリスケーラをプ
ログラマブルデイバイダに用いると、デイバイダ
の動作速度をあまり速くすることができなかつ
た。
ログラマブルデイバイダに用いると、デイバイダ
の動作速度をあまり速くすることができなかつ
た。
(ハ) 目的
本考案は、信号経路のデイレイを小さくするこ
とにより、２モジユラスプリスケーラの動作速度
を向上させることを目的とするものである。
とにより、２モジユラスプリスケーラの動作速度
を向上させることを目的とするものである。
(ニ) 実施例
第６図は本考案による２モジユラスプリスケー
ラの実施例を示すブロツク図であり、Ｄフリツプ
フロツプ５の2出力とＤフリツプフロツプ６の
Q3出力とを入力するNORゲート１１と、Q2出力
及び制御信号CONTを入力するNANDゲート１
２とを備え、Ｄフリツプフロツプ４のQ1出力を
Ｄフリツプフロツプ５のD2端子に入力すると共
に、NORゲート１１及びNANDゲート１２の出
力を、各々、Ｄフリツプフロツプ４のD1端子及
びＤフリツプフロツプ６のD3端子に入力してい
る。即ち、クロツクパルスCLの１クロツクで信
号を伝達すべき異なる信号経路に、２つの論理ゲ
ートを分散させて配置している。尚、本実施例は
制御信号CONTにより分周数が「４」と「５」
に切換わる。
ラの実施例を示すブロツク図であり、Ｄフリツプ
フロツプ５の2出力とＤフリツプフロツプ６の
Q3出力とを入力するNORゲート１１と、Q2出力
及び制御信号CONTを入力するNANDゲート１
２とを備え、Ｄフリツプフロツプ４のQ1出力を
Ｄフリツプフロツプ５のD2端子に入力すると共
に、NORゲート１１及びNANDゲート１２の出
力を、各々、Ｄフリツプフロツプ４のD1端子及
びＤフリツプフロツプ６のD3端子に入力してい
る。即ち、クロツクパルスCLの１クロツクで信
号を伝達すべき異なる信号経路に、２つの論理ゲ
ートを分散させて配置している。尚、本実施例は
制御信号CONTにより分周数が「４」と「５」
に切換わる。
この第６図の実施例を第３図と同様、トランス
ミツシヨンゲートを用いて実現させると第７図の
ようになる。
ミツシヨンゲートを用いて実現させると第７図の
ようになる。
第７図において、クロツクパルスCLが「０」
であるとき、信号は以下に示すＡ，Ｂ，Ｃのパス
で伝達され、クロツクパルスCLが「１」である
ときは、Ｄ，Ｅ，Ｆ，Ｇのパスで伝達される。
であるとき、信号は以下に示すＡ，Ｂ，Ｃのパス
で伝達され、クロツクパルスCLが「１」である
ときは、Ｄ，Ｅ，Ｆ，Ｇのパスで伝達される。
Ａ（T11→I11→T12）、Ｂ（T21→I21→T22）、Ｃ
（T31→I31→T32） Ｄ（T12→I12→T21）、Ｅ（T22→I22→G2→T31）
Ｆ（T22→I22→G1→T11） Ｇ（T32→I33→G1→T11） 即ち、Ａ〜Ｄのパスではデイレイはｔとなり、
Ｅ〜Ｇのパスではデイレイは３ｔとなる。
（T31→I31→T32） Ｄ（T12→I12→T21）、Ｅ（T22→I22→G2→T31）
Ｆ（T22→I22→G1→T11） Ｇ（T32→I33→G1→T11） 即ち、Ａ〜Ｄのパスではデイレイはｔとなり、
Ｅ〜Ｇのパスではデイレイは３ｔとなる。
実際には、この他にトランスミツシヨンゲート
とインバータの間のデイレイや、トランスミツシ
ヨンゲートと論理ゲートの間のデイレイが加わる
ので、このデイレイを２ｔとすれば、第７図の実
現例でのデイレイは５ｔとなり、従来例でのデイ
レイ５ｔ＋２ｔ＝７ｔと比べると、約40％程度の
動作速度向上が可能となる。
とインバータの間のデイレイや、トランスミツシ
ヨンゲートと論理ゲートの間のデイレイが加わる
ので、このデイレイを２ｔとすれば、第７図の実
現例でのデイレイは５ｔとなり、従来例でのデイ
レイ５ｔ＋２ｔ＝７ｔと比べると、約40％程度の
動作速度向上が可能となる。
又、第８図は本考案の他の実施例を示すブロツ
ク図であり、本実施例では第６図のNANDゲー
ト１２に代えて、Ｄフリツプフロツプ５の2出
力と制御信号CONTを入力するNORゲート１３
を用い、又、Ｄフリツプフロツプ６のQ3出力を
NORゲート１１に入力している。
ク図であり、本実施例では第６図のNANDゲー
ト１２に代えて、Ｄフリツプフロツプ５の2出
力と制御信号CONTを入力するNORゲート１３
を用い、又、Ｄフリツプフロツプ６のQ3出力を
NORゲート１１に入力している。
第８図の実施例をＰ型又はＮ型の一方のトラン
ジスタで実現すると、NORゲート１１及び初段
のＤフリツプフロツプ４を含む回路構成は、第９
図に示すようになり、第５図の従来例と比べると
トランジスタの段数が減り、従つて、デイレイが
小さくなる。尚、NORゲート１３及び最終段の
Ｄフリツプフロツプ６を含む回路構成も、第９図
と同様となる。
ジスタで実現すると、NORゲート１１及び初段
のＤフリツプフロツプ４を含む回路構成は、第９
図に示すようになり、第５図の従来例と比べると
トランジスタの段数が減り、従つて、デイレイが
小さくなる。尚、NORゲート１３及び最終段の
Ｄフリツプフロツプ６を含む回路構成も、第９図
と同様となる。
次に、第６図及び第８図の実施例の応用例を第
１０図及び第１１図に示す。
１０図及び第１１図に示す。
第１０図は、第６図の実施例を用い、分周数を
「８」と「９」に切換えるようにした２モジユラ
スプリスケーラの一例であり、第６図の実施例
に、Q1出力をＴ端子に入力するＴフリツプフロ
ツプ１４と、Ｔフリツプフロツプ１４のＱ出力と
分周数を「８」又は「９」に切換えるための制御
信号CONT８とを入力するNORゲート１５を付
加し、NORゲート１５の出力を制御信号CONT
としてNANDゲート１２に入力している。本実
施例では、制御信号が「０」のとき９分周とな
り、「１」のとき８分周となる。
「８」と「９」に切換えるようにした２モジユラ
スプリスケーラの一例であり、第６図の実施例
に、Q1出力をＴ端子に入力するＴフリツプフロ
ツプ１４と、Ｔフリツプフロツプ１４のＱ出力と
分周数を「８」又は「９」に切換えるための制御
信号CONT８とを入力するNORゲート１５を付
加し、NORゲート１５の出力を制御信号CONT
としてNANDゲート１２に入力している。本実
施例では、制御信号が「０」のとき９分周とな
り、「１」のとき８分周となる。
又、第１１図は、第８図の実施例を用い分周数
を「16」と「17」に切換えるようにした２モジユ
ラスプリスケーラの一例であり、Q2出力の立ち
下がりで動作するＴフリツプフロツプ１６と、Ｔ
フリツプフロツプ１６のQA出力の立ち上がりで
動作するＴフリツプフロツプ１７と、分周数を
「16」又は「17」に切換えるための制御信号
CONT１６とＴフリツプフロツプ１７のQB出力
とを入力するNORゲート１８と、Ｔフリツプフ
ロツプ１６のA出力とNORゲート１８の出力を
入力するNANDゲート１９とを、第８図の実施
例に付加しており、NANDゲート１９の出力Ｐ
を制御信号CONTとして入力している。
を「16」と「17」に切換えるようにした２モジユ
ラスプリスケーラの一例であり、Q2出力の立ち
下がりで動作するＴフリツプフロツプ１６と、Ｔ
フリツプフロツプ１６のQA出力の立ち上がりで
動作するＴフリツプフロツプ１７と、分周数を
「16」又は「17」に切換えるための制御信号
CONT１６とＴフリツプフロツプ１７のQB出力
とを入力するNORゲート１８と、Ｔフリツプフ
ロツプ１６のA出力とNORゲート１８の出力を
入力するNANDゲート１９とを、第８図の実施
例に付加しており、NANDゲート１９の出力Ｐ
を制御信号CONTとして入力している。
そこで、第１１図の実施例のタイミングチヤー
トを第１２図に示す。
トを第１２図に示す。
第１１図において、制御信号CONT１６が
「１」のときは、NORゲート１８の出力は「０」、
従つてNANDゲート１９の出力Ｐは「１」にな
るので、NORゲート１３の出力即ちD3入力は、
Ｑ2出力の状態にかかわらず「０」となり、Q3出
力は「０」のままとなる。このため、NORゲー
ト１１の出力はQ2出力のみにより定められ、Q2
出力が「０」になると次のクロツクパルスCLの
立ち上がりでQ1出力が立ち上がる。即ち、この
場合は、Q3出力は発生せず、フリツプフロツプ
４及び５の２段のみの場合と同一の動作を行な
い、従つて、クロツクパルスCLは４分周される。
又、制御信号CONT１６が「０」であつても、
QA出力及びQB出力が共に「０」であるとき以外
は、NANDゲート１９の出力Ｐは「１」になる
ので、同様に、クロツクパルスCLは４分周され
る。
「１」のときは、NORゲート１８の出力は「０」、
従つてNANDゲート１９の出力Ｐは「１」にな
るので、NORゲート１３の出力即ちD3入力は、
Ｑ2出力の状態にかかわらず「０」となり、Q3出
力は「０」のままとなる。このため、NORゲー
ト１１の出力はQ2出力のみにより定められ、Q2
出力が「０」になると次のクロツクパルスCLの
立ち上がりでQ1出力が立ち上がる。即ち、この
場合は、Q3出力は発生せず、フリツプフロツプ
４及び５の２段のみの場合と同一の動作を行な
い、従つて、クロツクパルスCLは４分周される。
又、制御信号CONT１６が「０」であつても、
QA出力及びQB出力が共に「０」であるとき以外
は、NANDゲート１９の出力Ｐは「１」になる
ので、同様に、クロツクパルスCLは４分周され
る。
ところが、制御信号CONT１６が「０」でQA
出力及びQB出力が共に「０」であるときは
NAND１９の出力Ｐは「０」になる。この場合、
Q2出力が立ち上がりQ2出力が「０」になると、
NORゲート１３の出力即ちD3入力は「１」とな
るので、Q2出力を立ち上げた後の次のクロツク
パルスCLの立ち上がりで、Q3出力が立ち上がる。
このため、Q3出力は「１」となり、NORゲート
１１の出力即ちD1入力はQ2出力の状態にかかわ
らず「０」となり、Q3出力が「０」になつた後
の次のクロツクパルスCLの立ち上がりでQ1出力
が立ち上がるようになる。即ち、この場合は、２
段目のフリツプフロツプ５の2出力が３段目の
フリツプフロツプ６に伝達されるため、このフリ
ツプフロツプ６によりQ1出力の立ち上がりが１
クロツクパルスCL分遅れる。従つて、NORゲー
ト１９の出力Ｐが「０」になると、Q3出力が発
生し、クロツクパルスCLは５分周される。この
ように、NORゲート１９の出力Ｐにより４分周
と５分周が切り換えられる。
出力及びQB出力が共に「０」であるときは
NAND１９の出力Ｐは「０」になる。この場合、
Q2出力が立ち上がりQ2出力が「０」になると、
NORゲート１３の出力即ちD3入力は「１」とな
るので、Q2出力を立ち上げた後の次のクロツク
パルスCLの立ち上がりで、Q3出力が立ち上がる。
このため、Q3出力は「１」となり、NORゲート
１１の出力即ちD1入力はQ2出力の状態にかかわ
らず「０」となり、Q3出力が「０」になつた後
の次のクロツクパルスCLの立ち上がりでQ1出力
が立ち上がるようになる。即ち、この場合は、２
段目のフリツプフロツプ５の2出力が３段目の
フリツプフロツプ６に伝達されるため、このフリ
ツプフロツプ６によりQ1出力の立ち上がりが１
クロツクパルスCL分遅れる。従つて、NORゲー
ト１９の出力Ｐが「０」になると、Q3出力が発
生し、クロツクパルスCLは５分周される。この
ように、NORゲート１９の出力Ｐにより４分周
と５分周が切り換えられる。
ところで、NORゲート１９の出力Ｐが「０」
になるのは、制御信号CONT１６が「０」であ
り、且つ、QA出力及びQB出力が共に「０」のと
きだけである。QA出力及びQB出力は、（１，０）、
（０，１）、（１，０）の３つの状態をとつた後
（０，０）の状態になるものであり、この状態で、
制御信号CONT１６が「０」であるか「１」で
あるかにより、５分周と４分周が切り換えられ
る。従つて、第１２図に示すように、制御信号
CONT１６が「０」であるとき及び「１」とな
つた後１サイクルだけは、クロツクパルスCLを
１７分周し、制御信号CONT１６が「１」のと
き及び「０」となつた後１サイクルだけはクロツ
クパルスCLを16分周する。このように、制御信
号CONT１６により、16分周と17分周が切り換
えられる。
になるのは、制御信号CONT１６が「０」であ
り、且つ、QA出力及びQB出力が共に「０」のと
きだけである。QA出力及びQB出力は、（１，０）、
（０，１）、（１，０）の３つの状態をとつた後
（０，０）の状態になるものであり、この状態で、
制御信号CONT１６が「０」であるか「１」で
あるかにより、５分周と４分周が切り換えられ
る。従つて、第１２図に示すように、制御信号
CONT１６が「０」であるとき及び「１」とな
つた後１サイクルだけは、クロツクパルスCLを
１７分周し、制御信号CONT１６が「１」のと
き及び「０」となつた後１サイクルだけはクロツ
クパルスCLを16分周する。このように、制御信
号CONT１６により、16分周と17分周が切り換
えられる。
(ホ) 効果
本考案による２モジユラスプリスケーラは、論
理ゲートを異なる信号経路に分散させて配置した
ので、デイレイが小さくなり、このため、動作速
度を向上させることができる。従つて、本考案に
よる２モジユラスプリスケーラをプログラマブル
デイバイダに用いれば、デイバイダを高速動作さ
せることが可能となる。
理ゲートを異なる信号経路に分散させて配置した
ので、デイレイが小さくなり、このため、動作速
度を向上させることができる。従つて、本考案に
よる２モジユラスプリスケーラをプログラマブル
デイバイダに用いれば、デイバイダを高速動作さ
せることが可能となる。
第１図はパルススワローカウンタを示す概略ブ
ロツク図、第２図は従来の２モジユラスプリスケ
ーラを示すブロツク図、第３図は第２図の２モジ
ユラスプリスケーラをトランスミツシヨンゲート
を用いて実現した回路図、第４図イ及びロはトラ
ンスミツシヨンゲートの構成を示す回路図、第５
図は第２図の２モジユラスプリスケーラをＰ型又
はＮ型の一方のトランジスタを用いて実現した回
路の要部回路図、第６図は本考案による２モジユ
ラスプリスケーラの実施例を示すブロツク図、第
７図は第６図の実施例をトランスミツシヨンゲー
トを用いて実現した回路図、第８図は本考案の他
の実施例を示すブロツク図、第９図は第８図の実
施例をＰ型又はＮ型の一方のトランジスタを用い
て実現した回路の要部回路図、第１０図は第６図
の実施例の応用例を示すブロツク図、第１１図は
第８図の応用例を示すブロツク図、第１２図は第
１１図の応用例のタイミングチヤートである。 主な図番の説明、１……２モジユラスプリスケ
ーラ、４，５，６……Ｄフリツプフロツプ、７…
…ANDゲート、８，１１，１３，１５，１８…
…NORゲート、１２，１９……NANDゲート、
１４，１６，１７……Ｔフリツプフロツプ。
ロツク図、第２図は従来の２モジユラスプリスケ
ーラを示すブロツク図、第３図は第２図の２モジ
ユラスプリスケーラをトランスミツシヨンゲート
を用いて実現した回路図、第４図イ及びロはトラ
ンスミツシヨンゲートの構成を示す回路図、第５
図は第２図の２モジユラスプリスケーラをＰ型又
はＮ型の一方のトランジスタを用いて実現した回
路の要部回路図、第６図は本考案による２モジユ
ラスプリスケーラの実施例を示すブロツク図、第
７図は第６図の実施例をトランスミツシヨンゲー
トを用いて実現した回路図、第８図は本考案の他
の実施例を示すブロツク図、第９図は第８図の実
施例をＰ型又はＮ型の一方のトランジスタを用い
て実現した回路の要部回路図、第１０図は第６図
の実施例の応用例を示すブロツク図、第１１図は
第８図の応用例を示すブロツク図、第１２図は第
１１図の応用例のタイミングチヤートである。 主な図番の説明、１……２モジユラスプリスケ
ーラ、４，５，６……Ｄフリツプフロツプ、７…
…ANDゲート、８，１１，１３，１５，１８…
…NORゲート、１２，１９……NANDゲート、
１４，１６，１７……Ｔフリツプフロツプ。
Claims (1)
- 第１フリツプフロツプの出力信号を入力する第
２フリツプフロツプと、該第２フリツプフロツプ
の出力信号及び分周数を切換える制御信号を入力
する第１論理ゲートと、該第１論理ゲートの出力
信号を入力する第３フリツプフロツプと、該第３
フリツプフロツプと前記第２フリツプフロツプの
出力信号を入力し出力信号が前記第１フリツプフ
ロツプに入力されるNORゲートで構成された第
２論理ゲートとを備えることにより、前記第１、
第２、及び、第３フリツプフロツプに印加される
クロツクパルスで信号を伝達する複数の伝達経路
のうち、異なつた伝達経路中に前記第１論理ゲー
トと第２論理ゲートが配置されることを特徴とす
る２モジユラスプリスケーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051382U JPS5994444U (ja) | 1982-12-15 | 1982-12-15 | ２モジユラスプリスケ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051382U JPS5994444U (ja) | 1982-12-15 | 1982-12-15 | ２モジユラスプリスケ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994444U JPS5994444U (ja) | 1984-06-27 |
| JPH0352041Y2 true JPH0352041Y2 (ja) | 1991-11-11 |
Family
ID=30410473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19051382U Granted JPS5994444U (ja) | 1982-12-15 | 1982-12-15 | ２モジユラスプリスケ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994444U (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692071B2 (ja) * | 1987-02-25 | 1997-12-17 | 日本電気株式会社 | 位相同期パルス発生回路 |
| JP3003078B2 (ja) * | 1989-10-16 | 2000-01-24 | 日本無線株式会社 | 分周比の切換え可能な分周回路 |
| JP2002217710A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 可変分周回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945295B2 (ja) * | 1977-09-19 | 1984-11-05 | 三洋電機株式会社 | プリスケ−ラ |
-
1982
- 1982-12-15 JP JP19051382U patent/JPS5994444U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994444U (ja) | 1984-06-27 |
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