JPH03198428A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH03198428A JPH03198428A JP33963489A JP33963489A JPH03198428A JP H03198428 A JPH03198428 A JP H03198428A JP 33963489 A JP33963489 A JP 33963489A JP 33963489 A JP33963489 A JP 33963489A JP H03198428 A JPH03198428 A JP H03198428A
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- 238000006243 chemical reaction Methods 0.000 abstract description 43
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器に関し、特に１チップマイクロコ
ンピュータい内蔵されリファレンス電源の切換制御を行
なうＡ／Ｄ変換器に関する。
ンピュータい内蔵されリファレンス電源の切換制御を行
なうＡ／Ｄ変換器に関する。
従来、この種の１チップマイクロコンピュータに内蔵さ
れるＡ／Ｄ変換器は一つの基準電圧を用いてＡ／Ｄ変換
を行なっている。
れるＡ／Ｄ変換器は一つの基準電圧を用いてＡ／Ｄ変換
を行なっている。
第４図はかかる従来の一例を示すＡ／Ｄ変換器の回路図
である。
である。
第４図に示すように、従来のＡ／Ｄ変換器はアナログ入
力端子１に入力したアナログ入力電圧ＶＩＮをサンプル
＆ホールド回路２によってサンプリングし、比較器３の
一方の入力に供給している。また、比較器３の他方の入
力はリファレンス電源端子１２に入力する外部リファレ
ンス電圧（基準電圧）ｖ０２を最大値とするＤ／Ａ変換
器６の出力電圧が供給され、サンプル＆ホールド回路２
の出力電圧との大小関係を比較器３によって比較してい
る。その比較器３のデジタル出力４は遂時比較レジスタ
５の最上位ピッ） （ＭＳＢ）から順に１ビツトずつ決
定され、最下位ピッ） （ＬＳＢ）まで繰り返し行なわ
れる。遂時比較レジスタ５の出カフを入力とするＤ／Ａ
変換器６の出力電圧は、変換がＬＳＢ側に進むにつれて
、アナログ入力電圧ＶＩＨに近づいていく。これらサン
プル及ホールド回路２．比較器３および遂次比較レジス
タ５の制御は制御回路１３の出力１３１〜１３３によっ
てそれぞれ行なわれ、変換が終了した時点で割込信号（
ＩＮＴ）１３４を発生する。この割込信号１３４を発生
したときの遂時比較レジスタ５のデジタル値は変換結果
レジスタ８に取り込まれる。
力端子１に入力したアナログ入力電圧ＶＩＮをサンプル
＆ホールド回路２によってサンプリングし、比較器３の
一方の入力に供給している。また、比較器３の他方の入
力はリファレンス電源端子１２に入力する外部リファレ
ンス電圧（基準電圧）ｖ０２を最大値とするＤ／Ａ変換
器６の出力電圧が供給され、サンプル＆ホールド回路２
の出力電圧との大小関係を比較器３によって比較してい
る。その比較器３のデジタル出力４は遂時比較レジスタ
５の最上位ピッ） （ＭＳＢ）から順に１ビツトずつ決
定され、最下位ピッ） （ＬＳＢ）まで繰り返し行なわ
れる。遂時比較レジスタ５の出カフを入力とするＤ／Ａ
変換器６の出力電圧は、変換がＬＳＢ側に進むにつれて
、アナログ入力電圧ＶＩＨに近づいていく。これらサン
プル及ホールド回路２．比較器３および遂次比較レジス
タ５の制御は制御回路１３の出力１３１〜１３３によっ
てそれぞれ行なわれ、変換が終了した時点で割込信号（
ＩＮＴ）１３４を発生する。この割込信号１３４を発生
したときの遂時比較レジスタ５のデジタル値は変換結果
レジスタ８に取り込まれる。
一方、ＣＰＵＩＩは制御回路１３からこの割込信号（Ｉ
ＮＴ）１３４を受信して１回のＡ／Ｄ変換が終了したこ
とを認識すると、ＣＰＵＩＩは読出信号９を発生し、変
換結果レジスタ８のデジタル値をデータバス１０を介し
て取り込む。
ＮＴ）１３４を受信して１回のＡ／Ｄ変換が終了したこ
とを認識すると、ＣＰＵＩＩは読出信号９を発生し、変
換結果レジスタ８のデジタル値をデータバス１０を介し
て取り込む。
上述した従来のＡ／Ｄ変換器は、リファレンス電源端子
を１つしか持たないため、アナログ入力電圧の電圧範囲
が変化しても、Ａ／Ｄ変換の分解能を最適化することが
できないという問題点がある。
を１つしか持たないため、アナログ入力電圧の電圧範囲
が変化しても、Ａ／Ｄ変換の分解能を最適化することが
できないという問題点がある。
例えば、８ビツトのＡ／Ｄ変換器において、アナログ入
力電圧ＶｒＮの範囲が０■〜５ｖであったとすると、外
部リファレンス電圧ＶＲＥＦを５ｖとすれば、このとき
のＡ／Ｄ変換器の分解能は５ｖ／２”＝１９．５ｍＶと
なる。ところが、アナログ入力電圧の範囲がＯｖ〜４ｖ
である変換対象をＡ／Ｄ変換する場合、ＶＲＢアが５ｖ
のままではその分解能が前述と同じ１９．５ｍＶである
。従って、分解能を最適化するためには、ＶＲＢ、を４
■として分解能を４’Ｖ／２’＝１５．６ｍＶにまで上
げる必要がある。
力電圧ＶｒＮの範囲が０■〜５ｖであったとすると、外
部リファレンス電圧ＶＲＥＦを５ｖとすれば、このとき
のＡ／Ｄ変換器の分解能は５ｖ／２”＝１９．５ｍＶと
なる。ところが、アナログ入力電圧の範囲がＯｖ〜４ｖ
である変換対象をＡ／Ｄ変換する場合、ＶＲＢアが５ｖ
のままではその分解能が前述と同じ１９．５ｍＶである
。従って、分解能を最適化するためには、ＶＲＢ、を４
■として分解能を４’Ｖ／２’＝１５．６ｍＶにまで上
げる必要がある。
このように、従来のＡ／Ｄ変換器では、リファレンス電
圧が一種類に固定されているため、種々の変換対象に合
わせて分解能を最適化することができないという欠点が
ある。一方、分解能を最適化するために、リファレンス
電源端子に供給する電圧ＶＲＲＦを外部で可変できるよ
うにすると、Ａ／Ｄ変換器を内蔵するｌチップマイクロ
コンピュータを用いたシステム全体のコストが高くな、
ってしまうという欠点がある。
圧が一種類に固定されているため、種々の変換対象に合
わせて分解能を最適化することができないという欠点が
ある。一方、分解能を最適化するために、リファレンス
電源端子に供給する電圧ＶＲＲＦを外部で可変できるよ
うにすると、Ａ／Ｄ変換器を内蔵するｌチップマイクロ
コンピュータを用いたシステム全体のコストが高くな、
ってしまうという欠点がある。
本発明の目的は、かかる種々の変換対象に応じて変換の
分解能を最適化することのできるＡ／Ｄ変換器を提供す
ることにある。
分解能を最適化することのできるＡ／Ｄ変換器を提供す
ることにある。
本発明のＡ／Ｄ変換器は、リファレンス電源端子に供給
されるリファレンス電圧から前記リファレンス電圧を最
大値とする複数の基準電圧を生成する手段と、前記複数
の基準電圧のうちいずれかを選択的に供給する手段とを
有して構成される。
されるリファレンス電圧から前記リファレンス電圧を最
大値とする複数の基準電圧を生成する手段と、前記複数
の基準電圧のうちいずれかを選択的に供給する手段とを
有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すＡ／Ｄ変換器の回
路図である。
路図である。
第１図に示すように、本実施例の基本的なＡ／Ｄ変換動
作は前述した従来例の動作と同様であり、アナログ入力
端子１から入力したアナログ入力電圧ＶＩＨはサンプル
＆ホールド回路（Ｓ／Ｎ）２に入力される。このサンブ
リ＆ホールド回路２は制御回路１３の出力１３１の制御
により、最初はサンプリング状態となってｖｒＮを入力
する。その後、変換中はＳ／Ｈ回路２がホールド状態に
なり、ＶｆＮを保持するように働く。比較器３には、こ
の保持されたアナログ人力ＶＩＨと、内部リファレンス
電圧■８をリファレンス電圧とするＤ／Ａ変換器６の出
力電圧とが入力される。すなわち、その大小関係により
比較器３の出力４は遂時比較レジスタ５のＭＳＢから順
に１ビツトずつ比較決定し、ＬＳＨの決定まで繰り返さ
れる。遂時比較レジスタ５の出カフはＤ／Ａ変換器６の
入力となるので、最初にＤ／Ａ変換器６の出力値を内部
リファ、レンス電圧■８のＡの値に設定しておけば、後
はＭＳＢ側からＬＳＢ側へ変換が進むにつれてＤ／Ａ変
換器６の出力電圧はアナログ人力ＶＩＨに近づいていく
。かかる比較器３及び遂時比較レジスタ５は変換中制御
回路１３の出力１３２及び１３３によってそれぞれ制御
され、変換が終了した時点で割込信号（ＩＮＴ）１３４
を発生する。この割込信号（ＩＮＴ）１３４が発生した
ときの遂時比較レジスタ５の内容（変換結果のデジタル
値が入っている）は変換結果レジスタ８に取り込まれる
。
作は前述した従来例の動作と同様であり、アナログ入力
端子１から入力したアナログ入力電圧ＶＩＨはサンプル
＆ホールド回路（Ｓ／Ｎ）２に入力される。このサンブ
リ＆ホールド回路２は制御回路１３の出力１３１の制御
により、最初はサンプリング状態となってｖｒＮを入力
する。その後、変換中はＳ／Ｈ回路２がホールド状態に
なり、ＶｆＮを保持するように働く。比較器３には、こ
の保持されたアナログ人力ＶＩＨと、内部リファレンス
電圧■８をリファレンス電圧とするＤ／Ａ変換器６の出
力電圧とが入力される。すなわち、その大小関係により
比較器３の出力４は遂時比較レジスタ５のＭＳＢから順
に１ビツトずつ比較決定し、ＬＳＨの決定まで繰り返さ
れる。遂時比較レジスタ５の出カフはＤ／Ａ変換器６の
入力となるので、最初にＤ／Ａ変換器６の出力値を内部
リファ、レンス電圧■８のＡの値に設定しておけば、後
はＭＳＢ側からＬＳＢ側へ変換が進むにつれてＤ／Ａ変
換器６の出力電圧はアナログ人力ＶＩＨに近づいていく
。かかる比較器３及び遂時比較レジスタ５は変換中制御
回路１３の出力１３２及び１３３によってそれぞれ制御
され、変換が終了した時点で割込信号（ＩＮＴ）１３４
を発生する。この割込信号（ＩＮＴ）１３４が発生した
ときの遂時比較レジスタ５の内容（変換結果のデジタル
値が入っている）は変換結果レジスタ８に取り込まれる
。
一方、この割込信号（ＩＮＴ）１３４によって変換の終
了を知らされたＣＰＵＩＩは、読出信号９を出力し、変
換結果レジスタ８の内容をデータバス１０を介して取り
込む。
了を知らされたＣＰＵＩＩは、読出信号９を出力し、変
換結果レジスタ８の内容をデータバス１０を介して取り
込む。
以上の変換動作において、内部リファレンス電圧ＶＲは
リファレンス電圧選択回路２０及びボルテージフォロワ
２３によって供給される。すなわち、リファレンス電源
端子１２には、外部のリファレンス電圧Ｖ□２が印加さ
れ、しかも抵抗アレイ２０５の各タップの電圧ＶＡ、ｖ
、、ｖｃ、ＶＤ（ＶＲＩＩＰ”ＶＡ＞ＶＢ＞ＶＣ＞ＶＤ
＞０Ｖ）（７） いずれかがモードレジスタ２１からの
出力２１１〜２１４によって駆動されるトランスファゲ
ート２０１〜２０４のいずれか一つを介してボルテージ
フォロワ２３に供給される。このボルテージフォロワ２
３はインピーダンス変換して出力に内部リファレンス電
圧ｖ８を供給する。
リファレンス電圧選択回路２０及びボルテージフォロワ
２３によって供給される。すなわち、リファレンス電源
端子１２には、外部のリファレンス電圧Ｖ□２が印加さ
れ、しかも抵抗アレイ２０５の各タップの電圧ＶＡ、ｖ
、、ｖｃ、ＶＤ（ＶＲＩＩＰ”ＶＡ＞ＶＢ＞ＶＣ＞ＶＤ
＞０Ｖ）（７） いずれかがモードレジスタ２１からの
出力２１１〜２１４によって駆動されるトランスファゲ
ート２０１〜２０４のいずれか一つを介してボルテージ
フォロワ２３に供給される。このボルテージフォロワ２
３はインピーダンス変換して出力に内部リファレンス電
圧ｖ８を供給する。
例えば、モードレジスタ２１の出力２１１〜２１４のう
ち２１２のみがハイレベルとなれば、トランスファーゲ
ート２０２のみが導通状態となり、Ｖｎ”ＶＢとなる。
ち２１２のみがハイレベルとなれば、トランスファーゲ
ート２０２のみが導通状態となり、Ｖｎ”ＶＢとなる。
このように、モードレジスタ２１に対するＣＰＵ１ｌか
らの制御信号２２により、データバス１０を介して変換
結果レジスタ８へのデータの書込及び読出を行なうこと
ができるため、内部のリファレンス電圧ｖＲはＣＰＵＩ
Ｉによって自由に変更することが可能である。
らの制御信号２２により、データバス１０を介して変換
結果レジスタ８へのデータの書込及び読出を行なうこと
ができるため、内部のリファレンス電圧ｖＲはＣＰＵＩ
Ｉによって自由に変更することが可能である。
第２図は本発明の第二の実施例を示すＡ／Ｄ変換器の回
路図であり、また第３図は第２図における変換動作を説
明するための各種信号のタイミング図である。
路図であり、また第３図は第２図における変換動作を説
明するための各種信号のタイミング図である。
第２図に示すように、本実施例の基本的なＡ／Ｄ変換の
動作も前述した第一の実施例の動作と同様であるが、本
実施例においてはマルチブレクスされた４つのアナログ
入力端子１０１〜１０４を有している。また、モードレ
ジスタ２１の出力２１５によって制御が規定されるタイ
ミング発生回路２４を有し、このタイミング発生回路２
４の動作によってアナログ入力端子１０１〜１０４が１
回の変換毎に順次選択される（いわゆるスキャンモード
）。更に、このスキャンモードと連動してリファレンス
電圧選択回路２０が切換わり、各アナログ人力ＶｒＮ＋
〜ＶｒＮ４毎の内部リファレンス電圧ＶＲが自動的に設
定される。
動作も前述した第一の実施例の動作と同様であるが、本
実施例においてはマルチブレクスされた４つのアナログ
入力端子１０１〜１０４を有している。また、モードレ
ジスタ２１の出力２１５によって制御が規定されるタイ
ミング発生回路２４を有し、このタイミング発生回路２
４の動作によってアナログ入力端子１０１〜１０４が１
回の変換毎に順次選択される（いわゆるスキャンモード
）。更に、このスキャンモードと連動してリファレンス
電圧選択回路２０が切換わり、各アナログ人力ＶｒＮ＋
〜ＶｒＮ４毎の内部リファレンス電圧ＶＲが自動的に設
定される。
かかるＡ／Ｄ変換器の動作は、第３図に示すように、ま
ずＣＰＵＩＩが制御信号２２を送出することにより、モ
ードレジスタ２１にデータバス１０を介してデータを設
定する。いま、そのモードがタイミング発生回路２４の
出力１０５と２１１１１０６と２１２．１０７と２１３
．１０８と２１４にそれぞれ同位相の信号を発生するも
のであるとする。
ずＣＰＵＩＩが制御信号２２を送出することにより、モ
ードレジスタ２１にデータバス１０を介してデータを設
定する。いま、そのモードがタイミング発生回路２４の
出力１０５と２１１１１０６と２１２．１０７と２１３
．１０８と２１４にそれぞれ同位相の信号を発生するも
のであるとする。
まず、第１回目の変換ではタイミング発生回路２４の出
力１０５と２１１がハイレベルとなり、アナログ入力選
択回路１００のトランスファゲート１０９が導通状態と
なるので、アナログ入力端子１０１のアナログ入力電圧
Ｖ［ＮｌがＡ／Ｄ変換の対象として選択される。また、
リファレンス電圧選択回路２０のトランスファゲート２
０１が導通状態となり、ｖＡ（＝ｖオ、）が内部リファ
レンス電圧ｖ８となる。すなわち、第１回目の変換では
アナログ入力電圧ｖｒＮ＋がリファレンス電圧ｖＡをフ
ルスケールとしてＡ／Ｄ変換されたことになる。尚、変
換の最後で割込信号（ＩＪＴ） １３４が発生して変換
結果レジスタ８に変換値が取り込まれる動作は前述の第
一の実施例と同じである。
力１０５と２１１がハイレベルとなり、アナログ入力選
択回路１００のトランスファゲート１０９が導通状態と
なるので、アナログ入力端子１０１のアナログ入力電圧
Ｖ［ＮｌがＡ／Ｄ変換の対象として選択される。また、
リファレンス電圧選択回路２０のトランスファゲート２
０１が導通状態となり、ｖＡ（＝ｖオ、）が内部リファ
レンス電圧ｖ８となる。すなわち、第１回目の変換では
アナログ入力電圧ｖｒＮ＋がリファレンス電圧ｖＡをフ
ルスケールとしてＡ／Ｄ変換されたことになる。尚、変
換の最後で割込信号（ＩＪＴ） １３４が発生して変換
結果レジスタ８に変換値が取り込まれる動作は前述の第
一の実施例と同じである。
同様に、第２回目、第３回目、第４回目の変換では、そ
れぞれタイミング発生回路２４の出力信号が１０６と２
１２．１０７と２１３．１０８と２１４の順にハイレベ
ルとなる。従って、アナログ入力選択回路１００のトラ
ンスファゲートは１１０〜１１２が順番に導通状況とな
り、アナログ入力端子１０２〜１０４の入力ｖｒＮ２
ｒ Ｖ ＩＮＳ ｒＶＩＮ４が順次変換対象として選択
される。また、同時にリファレンス電圧選択回路２０の
トランスファゲートは２０２〜２０４が順番に導通状態
となり、Ｖａ、Ｖｏ、ＶＤが順次内部リファレンス電圧
ＶＲとして選択される。従って、第２回目の変換ではア
ナログ入力電圧Ｖｎｕがリファレンス電圧ＶＢをフルス
ケールとし、第３回目の変換ではＶ□９．が■。とフル
スケールとし、第４回目の変換ではＶＩＮ４がＶＤをフ
ルスケールとして、それぞれ変換されたことになる。
れぞれタイミング発生回路２４の出力信号が１０６と２
１２．１０７と２１３．１０８と２１４の順にハイレベ
ルとなる。従って、アナログ入力選択回路１００のトラ
ンスファゲートは１１０〜１１２が順番に導通状況とな
り、アナログ入力端子１０２〜１０４の入力ｖｒＮ２
ｒ Ｖ ＩＮＳ ｒＶＩＮ４が順次変換対象として選択
される。また、同時にリファレンス電圧選択回路２０の
トランスファゲートは２０２〜２０４が順番に導通状態
となり、Ｖａ、Ｖｏ、ＶＤが順次内部リファレンス電圧
ＶＲとして選択される。従って、第２回目の変換ではア
ナログ入力電圧Ｖｎｕがリファレンス電圧ＶＢをフルス
ケールとし、第３回目の変換ではＶ□９．が■。とフル
スケールとし、第４回目の変換ではＶＩＮ４がＶＤをフ
ルスケールとして、それぞれ変換されたことになる。
なお、本実施例では、モードレジスタ２１により内部リ
ファレンス電圧として４種類の電圧を選択できるように
したが、特にこの数には制限がなく、モードレジスタ２
１のビット幅によって決まる数だけ電圧の種類を設定で
きることは明白である。
ファレンス電圧として４種類の電圧を選択できるように
したが、特にこの数には制限がなく、モードレジスタ２
１のビット幅によって決まる数だけ電圧の種類を設定で
きることは明白である。
以上説明したように、本発明のＡ／Ｄ変換器は、リファ
レンス電源端子に印加された電圧から複数のリファレン
ス電圧を生成する手段とモードレジスタによるその複数
のリファレンス電圧のうち、いずれかひとつを内部リフ
ァレンス電圧として選択する手段を設けることにより、
リファレンス電圧を自由に変更することが可能となり、
被測定系に応じてＡ／Ｄ変換における分解能を最適化で
きるという効果がある。また、本発明のＡ／Ｄ変換器は
これを内蔵する１チップマイクロコンピュータを用いた
応用システムにおいても、リファレンス電源端子に供給
する電圧を被測定系に応じて可変とする制御が不要とな
り、システム全体のコストを大幅に低減できるという効
果がある。
レンス電源端子に印加された電圧から複数のリファレン
ス電圧を生成する手段とモードレジスタによるその複数
のリファレンス電圧のうち、いずれかひとつを内部リフ
ァレンス電圧として選択する手段を設けることにより、
リファレンス電圧を自由に変更することが可能となり、
被測定系に応じてＡ／Ｄ変換における分解能を最適化で
きるという効果がある。また、本発明のＡ／Ｄ変換器は
これを内蔵する１チップマイクロコンピュータを用いた
応用システムにおいても、リファレンス電源端子に供給
する電圧を被測定系に応じて可変とする制御が不要とな
り、システム全体のコストを大幅に低減できるという効
果がある。
第１図は本発明の第一の実施例を示すＡ／Ｄ変換器の回
路図、第２図は本発明の第二の実施例を示すＡ／Ｄ変換
器の回路図、第３図は第２図における変換動作を説明す
るための各種信号のタイミング図、第４図は従来の一例
を示すＡ／Ｄ変換器の回路図である。 １．１０１〜１０４・・・・・・アナログ入力端子、２
・・・・・・サンプル＆ホールド回路、３・・・・・・
比較器、５・・・・・・遂時比較レジスタ、６・・・・
・・Ｄ／Ａ変換器、８・・・・・・変換結果レジスタ、
１１・・・・・・ＣＰＵ、１２・・・・・・リファレン
ス電源端子、２０・・・・・・リファレンス電圧選択回
路、２１・・・・・・モードレジスタ、２３・・・・・
・ボルテージフォロワ、２４・・・・・・タイミング発
生回路、１００・・・・・・アナログ入力選択回路。
路図、第２図は本発明の第二の実施例を示すＡ／Ｄ変換
器の回路図、第３図は第２図における変換動作を説明す
るための各種信号のタイミング図、第４図は従来の一例
を示すＡ／Ｄ変換器の回路図である。 １．１０１〜１０４・・・・・・アナログ入力端子、２
・・・・・・サンプル＆ホールド回路、３・・・・・・
比較器、５・・・・・・遂時比較レジスタ、６・・・・
・・Ｄ／Ａ変換器、８・・・・・・変換結果レジスタ、
１１・・・・・・ＣＰＵ、１２・・・・・・リファレン
ス電源端子、２０・・・・・・リファレンス電圧選択回
路、２１・・・・・・モードレジスタ、２３・・・・・
・ボルテージフォロワ、２４・・・・・・タイミング発
生回路、１００・・・・・・アナログ入力選択回路。
Claims (1)
- １チップマイクロコンピュータに内蔵されたＡ／Ｄ変換
器において、リファレンス電源端子に供給されるリファ
レンス電圧から前記リファレンス電圧を最大値とする複
数の基準電圧を生成する手段と、前記複数の基準電圧の
うちいずれかを選択的に供給する手段とを有することを
特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33963489A JPH03198428A (ja) | 1989-12-26 | 1989-12-26 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33963489A JPH03198428A (ja) | 1989-12-26 | 1989-12-26 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198428A true JPH03198428A (ja) | 1991-08-29 |
Family
ID=18329353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33963489A Pending JPH03198428A (ja) | 1989-12-26 | 1989-12-26 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134096A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 逐次比較型アナログ／デジタル変換器 |
-
1989
- 1989-12-26 JP JP33963489A patent/JPH03198428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134096A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 逐次比較型アナログ／デジタル変換器 |
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