JPS5986328A - アナログ／デジタルコンバ−タ - Google Patents
アナログ／デジタルコンバ−タInfo
- Publication number
- JPS5986328A JPS5986328A JP19569482A JP19569482A JPS5986328A JP S5986328 A JPS5986328 A JP S5986328A JP 19569482 A JP19569482 A JP 19569482A JP 19569482 A JP19569482 A JP 19569482A JP S5986328 A JPS5986328 A JP S5986328A
- Authority
- JP
- Japan
- Prior art keywords
- range
- converter
- signal
- switching
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、アナログ量をデジタル値に変換するアナログ
／デジタル（Ａ／Ｄ）コンバータに関し、特にレンジ切
換えの自動化を図ろうとするものである。
／デジタル（Ａ／Ｄ）コンバータに関し、特にレンジ切
換えの自動化を図ろうとするものである。
従来技術と問題点
Ａ／Ｄコンバータはアナログ信号を入力されてその振幅
に対応したデジタル値を出力する等の用途に供されるが
、入力されるアナログ信号の振幅は未知でありそして許
容入力振幅には制限があるのが普通であるからレンジ切
替えを行ない、最初は大振幅用のレンジで測定し、次い
で小振幅用レンジで測定するという方式がよく採用され
る。そして従来のＡ／Ｄコンバータの動作レンジ切換は
外部からの指令で行なわれるのが普通である。第・１図
はその一例で、１はコンパレータ、２ば逐次比較レジス
タ（ＳＡＲ） 、３はＤ／Ａコンバータ（ＤＡＣ）であ
る。コンパレータ１はアナログ人力ＶｉｎとＤＡ’Ｃ３
の出力（基準電圧）ＲＥＦを比較し、その結果を５ＡＲ
２に与える。５ＡＲ２ばコンパレータ１からの比較結果
に応じて次の比較用のデジタル値をＤＡＣ３に与える。
に対応したデジタル値を出力する等の用途に供されるが
、入力されるアナログ信号の振幅は未知でありそして許
容入力振幅には制限があるのが普通であるからレンジ切
替えを行ない、最初は大振幅用のレンジで測定し、次い
で小振幅用レンジで測定するという方式がよく採用され
る。そして従来のＡ／Ｄコンバータの動作レンジ切換は
外部からの指令で行なわれるのが普通である。第・１図
はその一例で、１はコンパレータ、２ば逐次比較レジス
タ（ＳＡＲ） 、３はＤ／Ａコンバータ（ＤＡＣ）であ
る。コンパレータ１はアナログ人力ＶｉｎとＤＡ’Ｃ３
の出力（基準電圧）ＲＥＦを比較し、その結果を５ＡＲ
２に与える。５ＡＲ２ばコンパレータ１からの比較結果
に応じて次の比較用のデジタル値をＤＡＣ３に与える。
このデジタル値の与え方は、先ず初回は最上位ヒソ）
Ｍ Ｓ Ｂだけを１にし、従ってフルレンジの１／２を
ＤＡＣ３に与え、これによるコンパレータ１の比較結果
でＶｉｎ大であれば次はＭＳＨのみならず第２ピツ。
Ｍ Ｓ Ｂだけを１にし、従ってフルレンジの１／２を
ＤＡＣ３に与え、これによるコンパレータ１の比較結果
でＶｉｎ大であれば次はＭＳＨのみならず第２ピツ。
トも１にしてフルレンジの上半分の１／２をＤＡＣに与
えるが、Ｖｉｎ小であればＭＳＢを０に戻し第２ビツト
だけを１にしてフルレンジの下半分の１／２をＤＡＣに
与える。以下同様にし°Ｃ最Ｔ位ビットＬＳＢまで順次
１または０にしながら逐次比較を行う。ＤＡＣ３は５Ａ
Ｒ２がらのデジタル値をアナログ値ＲＥＦに変換するス
イッチ付き抵抗ラダー回路を備え、且つそのフルスケー
ルレンジ（抵抗ラダー回路の電源電圧）が切換え可能で
ある。
えるが、Ｖｉｎ小であればＭＳＢを０に戻し第２ビツト
だけを１にしてフルレンジの下半分の１／２をＤＡＣに
与える。以下同様にし°Ｃ最Ｔ位ビットＬＳＢまで順次
１または０にしながら逐次比較を行う。ＤＡＣ３は５Ａ
Ｒ２がらのデジタル値をアナログ値ＲＥＦに変換するス
イッチ付き抵抗ラダー回路を備え、且つそのフルスケー
ルレンジ（抵抗ラダー回路の電源電圧）が切換え可能で
ある。
５ＡＲ２でのデジタル値変更がＬＳＢにまで至ることに
よりアナログ人力Ｖｉｎに対する１サンプリング値の当
該スケールでのＡ／Ｄ変換が完了し、５ＡＲ２内のデジ
タル値がデータ出力Ｄｏｕ ｔとなる。
よりアナログ人力Ｖｉｎに対する１サンプリング値の当
該スケールでのＡ／Ｄ変換が完了し、５ＡＲ２内のデジ
タル値がデータ出力Ｄｏｕ ｔとなる。
第２図は動作例を示すタイムチャートで、ＳＴＴはスタ
ート信号、ＣＬＫはクロック信号、ＣＭＰはコンパレー
タ出力、Ｂ１は５ＡＲ２内のデジタル値のＭＳＢ、Ｂ２
は同第２ビツト、Ｂ３は同ＬＳＢ、Ｄｏｕｔはシリアル
データ出力、ＳＥＬはレンジ設定信号である。本例は３
ビツト２レンジのＡ／Ｄコンバータを想定しており、３
ビツトＢ１〜Ｂ３の分解能と大小またはＨ，Ｌ２つの動
作レンジを有する。大レンジはアナログ人力Ｖｉｎの振
幅が大きい場合に対処するもの、また小レンジは該入力
の振幅が小さい場合に対処するものである。
ート信号、ＣＬＫはクロック信号、ＣＭＰはコンパレー
タ出力、Ｂ１は５ＡＲ２内のデジタル値のＭＳＢ、Ｂ２
は同第２ビツト、Ｂ３は同ＬＳＢ、Ｄｏｕｔはシリアル
データ出力、ＳＥＬはレンジ設定信号である。本例は３
ビツト２レンジのＡ／Ｄコンバータを想定しており、３
ビツトＢ１〜Ｂ３の分解能と大小またはＨ，Ｌ２つの動
作レンジを有する。大レンジはアナログ人力Ｖｉｎの振
幅が大きい場合に対処するもの、また小レンジは該入力
の振幅が小さい場合に対処するものである。
入力Ｖｉｎの振幅は当初判明していないので、初めに大
レンジでＡ／Ｄ変換し、次に小レンジに切換えて２回目
のＡ／Ｄ変換を行なう。レンジ設定信号ＳＦ、Ｌはその
ための切換信号である。またスタート信号ＳＴＴは各レ
ンジの冒頭で図示しない外部装置一般にはＣＰＵにより
与えられる。シリアルデータ出力Ｂ１〜Ｂ３の前後にば
し、（ロー）レベルのスタートビットＳＢとＨ（ハイ）
レベルのストップピッＦＥＢが付されるので、これによ
りＣＰＵは１回目のＡ／Ｄ変換の終了を知ることが十き
る（この他にビット数は既知であるからそれを計数して
ＡＤ変換終了を知る方法もある）。このタイムチャート
の見方は次の如くである。即ち、ＣＬＫは各ビットでの
Ａ／Ｄ変換を指示するクロックとなり、スタート信号Ｓ
ＴＴが入ると該Ａ／Ｄ変換が開始される。５ＡＲ２の内
容は最初は１００であり、これをＤＡ変換したフルスケ
ールの１／２のレベルがコンパレータ１に与えられ、入
力ＶｉｎがこれよりＨかしかによりＭＳＢ Ｂ’＋が
そのま＼か、０に反転されるかが決まる。図では１また
は０として示しである。次は第２ビツトＢ２が１にされ
、基準電圧ＲＥＦはフルスケールの上または下半分の１
／２にされ、これで比較が行なわれる。図ではこの結果
はやはりＨまたはＬとしている。ＬＳＨについても同様
である。５ＡＲ２からのデジタルデータの出力はｌクロ
ンク遅れて逐次行なわれ、ＬＳＢが出力されると次はス
ト・７プビツトＥＢとなり、ＣＰＵはこれを受けてレン
ジ設定信号の変更および再スタート信号の送出を行なう
。Ｂ＋’〜Ｂ３’は２回目のＡ／Ｄ変換で得ら扛たシリ
アルデータである。小レンジでの比較は、大レンジのフ
ルスケールの下半分、１／４などをフルレンジとして行
なう。例えば大レンジのフルスケールば８Ｖ１小レンジ
のフルスケールはＩＶであるなら、データＢ＋′−□８
３’は小数点以下の電圧値を示す。
レンジでＡ／Ｄ変換し、次に小レンジに切換えて２回目
のＡ／Ｄ変換を行なう。レンジ設定信号ＳＦ、Ｌはその
ための切換信号である。またスタート信号ＳＴＴは各レ
ンジの冒頭で図示しない外部装置一般にはＣＰＵにより
与えられる。シリアルデータ出力Ｂ１〜Ｂ３の前後にば
し、（ロー）レベルのスタートビットＳＢとＨ（ハイ）
レベルのストップピッＦＥＢが付されるので、これによ
りＣＰＵは１回目のＡ／Ｄ変換の終了を知ることが十き
る（この他にビット数は既知であるからそれを計数して
ＡＤ変換終了を知る方法もある）。このタイムチャート
の見方は次の如くである。即ち、ＣＬＫは各ビットでの
Ａ／Ｄ変換を指示するクロックとなり、スタート信号Ｓ
ＴＴが入ると該Ａ／Ｄ変換が開始される。５ＡＲ２の内
容は最初は１００であり、これをＤＡ変換したフルスケ
ールの１／２のレベルがコンパレータ１に与えられ、入
力ＶｉｎがこれよりＨかしかによりＭＳＢ Ｂ’＋が
そのま＼か、０に反転されるかが決まる。図では１また
は０として示しである。次は第２ビツトＢ２が１にされ
、基準電圧ＲＥＦはフルスケールの上または下半分の１
／２にされ、これで比較が行なわれる。図ではこの結果
はやはりＨまたはＬとしている。ＬＳＨについても同様
である。５ＡＲ２からのデジタルデータの出力はｌクロ
ンク遅れて逐次行なわれ、ＬＳＢが出力されると次はス
ト・７プビツトＥＢとなり、ＣＰＵはこれを受けてレン
ジ設定信号の変更および再スタート信号の送出を行なう
。Ｂ＋’〜Ｂ３’は２回目のＡ／Ｄ変換で得ら扛たシリ
アルデータである。小レンジでの比較は、大レンジのフ
ルスケールの下半分、１／４などをフルレンジとして行
なう。例えば大レンジのフルスケールば８Ｖ１小レンジ
のフルスケールはＩＶであるなら、データＢ＋′−□８
３’は小数点以下の電圧値を示す。
上記のＡ／Ｄコンバータは上位のＣＰＵ （中央処理装
置）からの指示を受けて動作する。従って、１回のＡ／
Ｄ変換を行うために該ＣＰＵはスタート信号ＳＴＴを２
回出力し、且つレンジ設定信号ＳＥＬの切換えを行う必
要がある。これを入力■ｉｎの各サンプリング時点毎に
行おうとすればＣＰＵの負担は増大する。
置）からの指示を受けて動作する。従って、１回のＡ／
Ｄ変換を行うために該ＣＰＵはスタート信号ＳＴＴを２
回出力し、且つレンジ設定信号ＳＥＬの切換えを行う必
要がある。これを入力■ｉｎの各サンプリング時点毎に
行おうとすればＣＰＵの負担は増大する。
発明の目的
本発明は、１サンプリングにつき１回スターＩ−信号を
受けたら、後は自動的にレンジ切換えを行い、且つ各レ
ンジの変換データを連続して出力するまでの動作をＡ／
Ｄコンバータ側で自動的に行うことにより、ＣＰＵの負
担を軽減しようとするものである。
受けたら、後は自動的にレンジ切換えを行い、且つ各レ
ンジの変換データを連続して出力するまでの動作をＡ／
Ｄコンバータ側で自動的に行うことにより、ＣＰＵの負
担を軽減しようとするものである。
発明の構成
本発明は、分解能に応じたビット数の逐次比較しジスタ
と、該レジスタの出力をアナログ電圧に変換するＤ／Ａ
コンバータと、該コンバータの出力を基準電圧としてア
ナログ入力電圧の大小を判定するコンパレータとを備え
、該コンパレータの出力に応じて該レジスタの内容を変
更する逐次比較型のＡ／Ｄコンバータにおいて、該レジ
スタからの最終レンジ以前のレンジでの変換終了信号を
受番ノたら該コンバータに対してはフルスケールレンジ
の切換信号を、そして該レジスタに対しては再起動信号
を与える自動レンジ切換回路を設けてなることを特徴と
するが、以下図示の実施例を参照しながらこれを詳細に
説明する。
と、該レジスタの出力をアナログ電圧に変換するＤ／Ａ
コンバータと、該コンバータの出力を基準電圧としてア
ナログ入力電圧の大小を判定するコンパレータとを備え
、該コンパレータの出力に応じて該レジスタの内容を変
更する逐次比較型のＡ／Ｄコンバータにおいて、該レジ
スタからの最終レンジ以前のレンジでの変換終了信号を
受番ノたら該コンバータに対してはフルスケールレンジ
の切換信号を、そして該レジスタに対しては再起動信号
を与える自動レンジ切換回路を設けてなることを特徴と
するが、以下図示の実施例を参照しながらこれを詳細に
説明する。
発明の実施例
第３図は本発明の一実施例で、Ａ／Ｄコンバータ側に自
動レンジ切換回路４を設けた点が第１図と異なる。この
切換回路４は最初はまたはｃＰＵがらのスタート信号を
受けてレンジ設定信号ＳＥＬ’を第４図のように大レン
ジ側に切換え、また５ＡＲ２が１回目のＡ／Ｄ変換を終
了したときに出力する信号ＥＮＤを受けたら該信号ＳＥ
Ｌ’を小レンジ側に切換える機能およびＳＥＬ′を大レ
ンジから小レンジ側へ切換えるタイミングでＳＡＲ２に
再起動信号ＳＴＴ’ を与えてこれを再起動する機能を
有する。この信号ＳＴＴ’ は第２図の２回目のＳＴＴ
に相当する。第４図に第３図の動作を説明するタイムチ
ャートを示すが、この図の読み方は第２図と同様である
。第２図とはＣＰｔＪからのスタート信号ＳＴＴが１つ
である点と、選択信号ＳＥＬ′は自己発生である点が異
なる。
動レンジ切換回路４を設けた点が第１図と異なる。この
切換回路４は最初はまたはｃＰＵがらのスタート信号を
受けてレンジ設定信号ＳＥＬ’を第４図のように大レン
ジ側に切換え、また５ＡＲ２が１回目のＡ／Ｄ変換を終
了したときに出力する信号ＥＮＤを受けたら該信号ＳＥ
Ｌ’を小レンジ側に切換える機能およびＳＥＬ′を大レ
ンジから小レンジ側へ切換えるタイミングでＳＡＲ２に
再起動信号ＳＴＴ’ を与えてこれを再起動する機能を
有する。この信号ＳＴＴ’ は第２図の２回目のＳＴＴ
に相当する。第４図に第３図の動作を説明するタイムチ
ャートを示すが、この図の読み方は第２図と同様である
。第２図とはＣＰｔＪからのスタート信号ＳＴＴが１つ
である点と、選択信号ＳＥＬ′は自己発生である点が異
なる。
自動レンジ切換回路４はカウンタを含む論理回路を備え
る。大小２レンジの場合の該カウンタは１ビツトのフリ
ップフロップで足りる。例えば該フリップフロップはス
タート信号ＳＴＴでリセットされてＳＥＬ’ を大レン
ジのレベルにし、次に終了信号ＥＮＤでセントされたら
ＳＥＬ’を小レンジ側に切換える。論理回路はこの変化
を再起動信号ＳＴＴ’ として５ＡＲ２に与え、該レジ
スタをリセットする。小レンジでのＡ／Ｄ変換が終了す
ると再び終了信号ＥＮＤがでるが、この場合は起動信号
ＳＴＴ’の発生などは行なわず、待機状態となる。レン
ジ切換えが３以上である場合は多ビットのカウンタとし
、各計数値で異なるレンジを示し、且つ論理回路は所要
の再起動信号ＳＴＴ’を発生ずるとする構成とする。更
にこのレンジ切換回路には複雑な機能を与えることも可
能である。
る。大小２レンジの場合の該カウンタは１ビツトのフリ
ップフロップで足りる。例えば該フリップフロップはス
タート信号ＳＴＴでリセットされてＳＥＬ’ を大レン
ジのレベルにし、次に終了信号ＥＮＤでセントされたら
ＳＥＬ’を小レンジ側に切換える。論理回路はこの変化
を再起動信号ＳＴＴ’ として５ＡＲ２に与え、該レジ
スタをリセットする。小レンジでのＡ／Ｄ変換が終了す
ると再び終了信号ＥＮＤがでるが、この場合は起動信号
ＳＴＴ’の発生などは行なわず、待機状態となる。レン
ジ切換えが３以上である場合は多ビットのカウンタとし
、各計数値で異なるレンジを示し、且つ論理回路は所要
の再起動信号ＳＴＴ’を発生ずるとする構成とする。更
にこのレンジ切換回路には複雑な機能を与えることも可
能である。
例えば、小レンジは大レンジの１ステツプ以下の微小入
力用とする場合、大レンジでの測定結果に有効数字があ
る場合小レンジでの測定結果は全て１．１．１・・・・
・・となってしまい無意味であるから、小レンジへの切
換えは大レンジでの測定結果に有効数字がない０，０．
０・・・・・・の場合に限るとするのがその一例である
。また小スケール時のＤＡＣ３の出力電圧レベルを適当
に設定すると、小スケールを、端数を読むバーニアのよ
うに使うことができるが、その変更を指示するものとし
てもよい。
力用とする場合、大レンジでの測定結果に有効数字があ
る場合小レンジでの測定結果は全て１．１．１・・・・
・・となってしまい無意味であるから、小レンジへの切
換えは大レンジでの測定結果に有効数字がない０，０．
０・・・・・・の場合に限るとするのがその一例である
。また小スケール時のＤＡＣ３の出力電圧レベルを適当
に設定すると、小スケールを、端数を読むバーニアのよ
うに使うことができるが、その変更を指示するものとし
てもよい。
しかしこれらはレンジ切換回路４を蝋雑な構成にするの
で、実施例のように小レンジは小入力用、レンジ切換は
入力信号レベルの如何に拘わらず行なう（無意味な数字
がでることもあるが、それは無視する）という方式が簡
潔で、実用性が高い。
で、実施例のように小レンジは小入力用、レンジ切換は
入力信号レベルの如何に拘わらず行なう（無意味な数字
がでることもあるが、それは無視する）という方式が簡
潔で、実用性が高い。
コンパレータ１〜ＤＡＣ３までの構成および動作は周知
の通りで、一部は上述したが、更に具体例で概要を述べ
るに、本Ａ／Ｄコンバータの分解能が８段階であれば５
ＡＲ２は３ビツトのレジスタ（前述のＢ１〜Ｂ３）を備
える。そして大レンジのフルスケールが８■とずればＢ
ｌ＝Ｂ２＝Ｂ３＝１でＤＡＣ３は８■を出力し、以下Ｂ
＋＝Ｂ２＝Ｂ３＝ＯでＯＶとなるまでＳ Ａ Ｒ’２の
出力が２進法で１ずつ低下する毎にＤＡＣ３はｌｖずつ
低下した出力ＲＥＦを生じる。Ａ／Ｄ変換の初めは＋３
＋ −１、１３２−１３３−（１−ごある力・ら二ｌ
ンバレータｌの基準電圧ＲＥＦは４■である。仮に入力
Ｖｉｎが５．５■であるとすればコンパレータ１の比較
結果はＶｉｎ大となるので、５ＡＲ２はその結果を受け
てＢｌ＝８２＝１．Ｂ３＝Ｏとする。この結果ＤＡＣ３
から６■が出力されるとコンパレータ１の比較結果はＶ
ｉｎ小となる。このため５ＡＲ２はＢ＋＝１．Ｂ２＝０
．Ｂ３＝１として再度比較を求める。この条件ではＤＡ
Ｃ３の出力ば５Ｖであるからコンパレータ１の出力はＶ
ｉｎ大となる。
の通りで、一部は上述したが、更に具体例で概要を述べ
るに、本Ａ／Ｄコンバータの分解能が８段階であれば５
ＡＲ２は３ビツトのレジスタ（前述のＢ１〜Ｂ３）を備
える。そして大レンジのフルスケールが８■とずればＢ
ｌ＝Ｂ２＝Ｂ３＝１でＤＡＣ３は８■を出力し、以下Ｂ
＋＝Ｂ２＝Ｂ３＝ＯでＯＶとなるまでＳ Ａ Ｒ’２の
出力が２進法で１ずつ低下する毎にＤＡＣ３はｌｖずつ
低下した出力ＲＥＦを生じる。Ａ／Ｄ変換の初めは＋３
＋ −１、１３２−１３３−（１−ごある力・ら二ｌ
ンバレータｌの基準電圧ＲＥＦは４■である。仮に入力
Ｖｉｎが５．５■であるとすればコンパレータ１の比較
結果はＶｉｎ大となるので、５ＡＲ２はその結果を受け
てＢｌ＝８２＝１．Ｂ３＝Ｏとする。この結果ＤＡＣ３
から６■が出力されるとコンパレータ１の比較結果はＶ
ｉｎ小となる。このため５ＡＲ２はＢ＋＝１．Ｂ２＝０
．Ｂ３＝１として再度比較を求める。この条件ではＤＡ
Ｃ３の出力ば５Ｖであるからコンパレータ１の出力はＶ
ｉｎ大となる。
このＡ／Ｄコンバータではこれ以上の下位ビットはない
（７）でＢ＋＝１．Ｂ２＝０．Ｂ３＝１が最終出力Ｄｏ
ｕｔとなるが、ＣＰＵ側ではこのときのコンパレータ１
の出力がＶｉｎ大であることを知ることができるので、
入力ＶｉｎはＢＩ＝Ｂ２＝１．８３＝Ｏ（６Ｖ）とＢｌ
＝１．Ｂ２＝Ｏ，Ｂ３＝１ （５Ｖ）の中間であると把
握できる。
（７）でＢ＋＝１．Ｂ２＝０．Ｂ３＝１が最終出力Ｄｏ
ｕｔとなるが、ＣＰＵ側ではこのときのコンパレータ１
の出力がＶｉｎ大であることを知ることができるので、
入力ＶｉｎはＢＩ＝Ｂ２＝１．８３＝Ｏ（６Ｖ）とＢｌ
＝１．Ｂ２＝Ｏ，Ｂ３＝１ （５Ｖ）の中間であると把
握できる。
上記のフルスケール８Ｖが大レンジであるとすれば、入
力Ｖｉｎが例えば１．５■であるとＢ ＋ ＝Ｂ２＝０
．Ｂ３＝１という結果しか得られない。この場合にはフ
ルスケール電圧を減じた小レンジの方が精度がよい。つ
まり、フルスケール４■であればＶ ｉｎ＝ １．５に
対しＢ ＋ ＝０．Ｂ２＝Ｂ３＝１という有効数字の多
い高解像度の結果を与えることができる。
力Ｖｉｎが例えば１．５■であるとＢ ＋ ＝Ｂ２＝０
．Ｂ３＝１という結果しか得られない。この場合にはフ
ルスケール電圧を減じた小レンジの方が精度がよい。つ
まり、フルスケール４■であればＶ ｉｎ＝ １．５に
対しＢ ＋ ＝０．Ｂ２＝Ｂ３＝１という有効数字の多
い高解像度の結果を与えることができる。
尚、レンジ切換えは必ずしも大レンジから小レンジへ向
かう必要はなく、逆でもよい。またこの場合も、小レン
ジでＭＳＢが０なら大レンジへ切換える意味はなく、切
換回路４にこの判断機能を追加すれば処理時間を短縮で
きる。
かう必要はなく、逆でもよい。またこの場合も、小レン
ジでＭＳＢが０なら大レンジへ切換える意味はなく、切
換回路４にこの判断機能を追加すれば処理時間を短縮で
きる。
発明の効果
以上述べたように本発明によれば、Ａ／Ｄコンバータ側
で自動的にフルスケールレンジの切換えおよびＳＡＲの
再起動が行われるので、ＣＰＵは初めのスタート信号を
与えるだけで済み、その負担が軽減される。
で自動的にフルスケールレンジの切換えおよびＳＡＲの
再起動が行われるので、ＣＰＵは初めのスタート信号を
与えるだけで済み、その負担が軽減される。
第１図は従来の逐次比較型Ａ／Ｄコンバータのブロック
図、第２図はその動作を示すタイムチャート、第３図は
本発明の一実施例を示すブロック図、第４図はその動作
を示すタイムチャートである。 図中、１はコンパレータ、２は逐次比較レジスタ、３は
Ｄ／Ａコンバータ、４は自動レンジ切換回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
図、第２図はその動作を示すタイムチャート、第３図は
本発明の一実施例を示すブロック図、第４図はその動作
を示すタイムチャートである。 図中、１はコンパレータ、２は逐次比較レジスタ、３は
Ｄ／Ａコンバータ、４は自動レンジ切換回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 分解能に応じたビット数の逐次比較レジスタと、該レジ
スタの出力をアナログ電圧に変換するＤ／Ａコンバータ
と、該コンバータの出力を基準電圧としてアナログ入力
電圧の大小を判定するコンパレータとを備え、該コンパ
レータの出力に応じて該レジスタの内容を変更する逐次
比較型のＡ／Ｄコンバータにおいて、該レジスタからの
最終レンジ以前のレンジでの変換終了信号を受けたら該
コンバータに対してはフルスケールレンジの切換信号を
、そして該レジスタに対しては再起動信号を与える自動
レンジ切換回路を設けてなることを特徴とするアナログ
／デジタルコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19569482A JPS5986328A (ja) | 1982-11-08 | 1982-11-08 | アナログ／デジタルコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19569482A JPS5986328A (ja) | 1982-11-08 | 1982-11-08 | アナログ／デジタルコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986328A true JPS5986328A (ja) | 1984-05-18 |
Family
ID=16345438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19569482A Pending JPS5986328A (ja) | 1982-11-08 | 1982-11-08 | アナログ／デジタルコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986328A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136377A (ja) * | 1984-12-06 | 1986-06-24 | Ricoh Co Ltd | スキヤナ−装置 |
| JPH01174121A (ja) * | 1987-12-28 | 1989-07-10 | Alpine Electron Inc | Ａ／ｄコンバータにおける入出力特性補正方法 |
| US5028927A (en) * | 1988-09-02 | 1991-07-02 | Sharp Kabushiki Kaisha | Signal processing device for analogue to digital conversion |
| US6239734B1 (en) | 1997-12-30 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Apparatus and a method for analog to digital conversion using plural reference signals and comparators |
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