JPH03198432A - 符号・復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同期信号データ、パリティで構成されたフォー
マットを有する信号を用いるための符号・復号器に関す
るものである。

［従来の技術］ 従来、通信機器や磁気記録器等のデータ転送装置には、
符号・復号器が使用される。この符号・復号器に用いる
ための信号のフォーマットは一般的に第４図に示すよう
に同期信号５ＹＮＣ、データＤ１パリティＰで構成され
、このパリティＰは、ＣＲＣＣ（巡回符号）が付加され
たものであってもよい。第５図は、このようなフォーマ
ットの信号を復調する一般的な復号器のブロック図であ
る。

同図を参照して、復調回路１０は符号器から入力される
データ入力を再生し、同期検出回路１１は再生されたデ
ータから同期パターンを検出し、これを誤り検出回路１
２およびタイミング発生回路１３に与える。誤り検出回
路１２は検出された同期信号のタイミングで再生データ
との同期をとり、再生されたデータが正しいか否かパリ
ティの判定を行なう。

このようなフォーマット信号の場合、同期信号のパター
ンはデータの中に現われないようなパタンを用いている
。しかしながら、符号復号方式によっては、同期信号パ
ターンが符号復号のデータ列に現われる場合がある。こ
れを第６図に示される５−ＤＡＴのサブコードのフォー
マットを例にして説明する。このときのｎ号嚢調方式は
、ディジタルＦＭ変調方式であり、同期信号パターンは
、“００１１１１１１１１１１１１０１”　　（ＮＲ２
表現）であり、パリティはＣＲＣＣの巡回符号である。

この同期信号のパターンがデータの中に現われないよう
にダミービットをデータフォーマットの中に配置してい
る。このダミービットは、１６ビットの同期信号パター
ンと同じパターンがデータの中に現われないようにする
ため、使用するデータをＢＣＤコードに制限したり、デ
ータの長さを区切ったりしている。このようにして、使
用するデータを制限することによって、フォーマットの
データ領域に同期信号のパターンが現われるのを防止す
ることかできる。

［発明が解決しようとする課ｍｌ しかしながら、上記のごとくしてデータ領域に同期信号
のパターンが現われるのを防止しても第７Ａ図に示され
るごとくデータ領域とパリティ領域とにわたって同期信
号のパターンが現われたり、第７Ｂ図に示されるごとく
パリティ領域に同期信号のパターンが現われたりする可
能性がある。この場合には同期信号検出回路１１は誤っ
て現われた同期パターンを同期信号として検出し、誤り
検出回路１２は本来のデータと同期がとれずデータ列が
“誤り”であると判定してしまう。

本発明は上記問題点に鑑みてなされたものであり、デー
タ領域とパリティ領域の境界に同期信号のパターンが現
われないようにするとともにパリティ領域に同期信号パ
ターンが現われても誤り検出回路を正常に動作させる符
号・復号器を提供することを目的とする。

［課題を解決するための手段］ 前記目的を達成するための、本発明の符号・復号器は、
符号器部分と符号器部分とを含み、前記符号器部分はデ
ータ領域とパリティ領域の境界を含んで同期パターンが
現われないようにデータ領域の最後に少なくとも１ビッ
トのダミービットを挿入するダミービット挿入手段を備
え、復号器部分は、データ入力を再生する復調手段と、
この復調手段により再生されたデータから同期信号を検
出する同期信号検出手段と、再生されたデータをパリテ
イビット長遅延させるデータ遅延手段と、同期信号検出
信号をパリティビット長だけ遅延させる検出信号遅延手
段と、この検出信号遅延手段で得られた信号を遅延して
いない同期検出信号で制御するゲート手段と、このゲー
ト手段からの出力でパリティビット長だけ遅延されたデ
ータの誤り検出を行なう誤り検出手段と、を具備するも
のである。

［発明の作用］ 前記構成の本発明の符号・復号器によれば、符号器部分
に備えられたダミービ・ント挿入手段によりデータ領域
の最後に少なくとも１ビットのダミービットを挿入する
ことにより、データ領域とパリティ領域との間に同期信
号のパターンが現われるのを防ぐことかできる。そして
、パリティ領域に現われる同期信号パターンは、符号器
部分において処理される。すなわち、同期信号検出手段
において、復調手段により再生したデータから同期信号
のパターンを検出し、これを検出信号遅延手段によりパ
リテイビット数遅延させる。次にゲート手段がパリティ
領域の次に配置される本来の同期信号（遅延なし）でゲ
ートを遮断し、パリティ領域に現われた同期検出信号（
パリティビット長遅延している）の通過を阻止する。ま
た同期信号領域に現われた同期パターンは検出信号遅延
手段によりパリティビット長だけ遅延された後、誤り検
出手段に与えられる。したがって、パリティ領域に同期
信号のパターンが現われた場合でも、誤り検出手段は正
しく動作させることができる。

〔発明の実施例〕

以下、添付図面を参照して本発明の詳細な説明する。

第１図は本発明の実施例を示すブロック図である。符号
器はダミービット発生回路１、スイッチ２、スイッチ３
、パリティ発生回路４、および変調回路５、記録ヘッド
Ｈ１で構成される。

第２図はデータフォーマットに挿入されるダミビットを
説明する図である。同図のうちＡはダミービットを１ビ
ットと仮定し、Ｂはダミービットを２ビットと仮定し、
Ｃはダミービットを３ビットと仮定した例である。なお
ここで使用される同期信号パターンは“００１１１１１
１１１１１１１０１″である。この場合においてデータ
領域とパリティ領域の境界を含んで同期信号のパターン
が現われる態様は次のとおりである。すなわち、同Ａ図
にあるように、（１）ダミービットが１ビットで“０″
のとき、“Ｑ：Ｑ：　１１１１１１１１１１１１０１″
　（，０：はダミービット）のパターンが現われ、また
（２）ダミービットが“１”のとき、“００：１：１１
１１１１１１１１１１０１”　（＝１：はダミービット
）のパターンか現われる。以上のように、同期信号パタ
ーンかデータ領域と境界領域の境界を含んで現われる。

同様に、同Ｂ図のようにダミービットか２ビットの場合
、すべてのダミービットパターンで同期信号パターンが
データ領域とパリティ領域の境界を含んで現われる。ま
た、同Ｃ図のようにダミービットか３ビットの場合には
、ダミービットパターンが“１０１”以外のパターンの
とき、同期信号パターンがデータ領域とパリティ領域の
境界を含んで現われる。したがって同期信号パターンを
“００１１１１１１１１１１１１０１″と仮定すると、
データ領域とパリティ領域の境界を含んで同期信号パタ
ーンが現われないようにするためには、ダミービットを
最低３ビットと設定し、そのパターンを“１０１″とす
ればよい。

なおダミービットを１０１”と設定したのは、同期信号
パターンが前述のパターンの場合のときてあって、同期
パターンの７１号形態によってはダミービット数やダミ
ービットパターンが変更されるのは言うまでもない。す
なわち、データ領域とパリティ領域の境界を識別するた
めには、同期パターンの符号列がすべて“０”の場合は
ダミービットを“１”の１ビットにすればよく、またす
べて“１″の場合は逆に“０“にすればよい。

上記のダミービットを挿入するには、次のようにする。

すなわち、（１）スイッチ３を同期信号側にセットし同
期信号を変調回路５に加える。

（２）次に、スイッチ３、スイッチ２を入力データ側に
セットし、入力データを変調回路５に与える。（３）次
いて、スイッチ２をダミービット側にセットし、前記し
た“１０１＃なるダミービットを変調回路５に加える。

（４）最後に、スイッチ３をパリティをパリティ側にセ
ットしｔｇ回路５に与える。変調回路５により変調され
たデータは順次記録へラドエツジＨ１へ送られテープＴ
に記録される。

上記のごとくすることによって、データ領域とパリティ
領域の境界を含んた同期信号パターンは現われない。し
かしながら、このままではパリティ領域で同期信号パタ
ーンか現われる可能性かある。すなわち発明か解決しよ
うとする課題で説明した（第７Ｂ図参照）ごとくパリテ
ィ領域も同期信号の領域と同じ１６ビットに設定すると
、パリティ領域の１６ビットかそのまま同期信号パター
ンと同じ同期信号パターンとなる場合である。

次に復号器を説明する。前記第１図のブロック図におい
て、復調回路１０、同期信号検出回路１１、誤り検出回
路１２、タイミング発生回路１３は従来例で説明したも
のと同しである。データ遅延回路１４、同期信号検出信
号遅延回路１５（以下検出信号遅延回路と略称する）、
およびゲート回路１６は同期信号検出回路１１と誤り検
出回路１２の間に挿入される所定の遅延回路である。こ
のゲート回路１６は同期信号検出回路１１に、人力ゲー
ト１６１が接続され、他方の人力ゲート１６２が検出信
号遅延回路１５に接続される。すなわち同期信号か“Ｈ
゛レベルときに、ゲートを開放する。

以下第３図の復号器のタイミングチャート図に従って説
明する。同図においてａは同期検出回路］１により検出
した同期検出信号、ｂは検出信号遅延回路１５により遅
延される同期検出信号、Ｃはケート回路１６の出力信号
である。またＸｌはパリティ領域に同期パターンが現イ
）れた時点、Ｘｌはその１６ビット後（パリテイビット
長）の時点（この時点において同期信号領域に本来の同
期信号か現われる）、Ｘ３はＸｌがらさらにパリテイビ
ット長遅延した時点を示す。また、Ｙはパリティ領域に
同期パターンが現われない場合のタイミングチャートで
ある。

Ｘｌの時点ではパリティ領域に同期信号パターンが現わ
れる。このパリティ領域に現れた同期パターンは同期検
出回路１１で検出され、検出信号はゲート回路１６の人
力ゲート１６１および検出信号遅延回路１５に与えられ
る。この検出信号を受けてゲート回路１６は遮断状態と
なる。したがってゲート回路１６の出力は“Ｌ“となる
。この結果、同期信号は未検出である。そして、Ｘｌか
らＸｌまでの間はゲート回路］６のゲートは開放状態と
なるか、この間の同期信号パターンは現われないので検
出信号遅延回路］５の出力は“Ｌ”である。すなわち同
期信号は未検出である。

次に、Ｘｌの時点では同期信号領域に本来の同期信号が
現われ、同期検出回路１１によりこれが検出され、同期
検出信号が検出信号遅延回路１５およびゲート回路１６
の入力ゲート１６１に与えられる。この同期検出信号が
入力されると、ゲート回路１６のゲートが遮断される。

したがってゲート回路１６の出力は“Ｌ“となり、同期
信号は未検出となる。そして、ＸｌからＸ３の間は前記
Ｘ１からＸｌまでの間における処理と同様に同期信号検
出回路１１により同期信号か検出されないので、ゲート
回路１６の出力は“Ｌ“となる。

次に、Ｘ３の時点では同期検出回路１１により同期信号
が検出されないので、ゲートは開放状態のままである。

そして前記Ｘ２の時点で同期検出回路１１により検出さ
れ、さらに検出信号遅延回路〕５によりパリティビット
長遅延された本来の同期信号はゲート回路１６の入力ゲ
ート１６２に入力される。したがってゲート回路１６の
出力は“Ｈ“となり同期信号が検出される。

以上のごとくパリティ領域内の同期信号のバタンか同期
検出回路１１によって検出されても、検出信号遅延回路
１５とゲート回路１６の働きにより、同期信号領域内に
現われる同期パターンの信号をパリティビット長遅延さ
せた本来の同期信号を検出することができる。

このパリティビット長遅延させた同期検出信号が誤り検
出回路１２に与えられ、誤り検出回路１２は、パリティ
ビット長遅延された本来の同期信号のタイミングでデー
タ遅延回路１４によりパリティビット長遅延されたデー
タをチエツクする。

これにより、パリティ領域に同期信号パターンが現われ
ることによるデータ認識の誤りを防止することができる
。

次に、パリティ領域に同期信号パターンが現われなかっ
た場合について説明する。Ｙｌの時点ではパリティ領域
に同期信号パターンが現われないので、同期信号は同期
検出信号検出回路１１で検出されない。次のＹ２の時点
では同期信号領域の同期信号パターンは同期信号検出回
路１１で検出される。しかしながら、ゲート回路１６の
出力は検出信号遅延回路１５の作用で同期信号は未検出
となる。続いてＹ３の時点では、同期信号検出信号はゲ
ート回路１６および検出信号遅延回路１５の作用で検出
される。

上記実施例ではディジタル磁気記録装置を例にして説明
したが、これに替えて光伝送路や信号線で符号器と復号
器とを結合したデータ転送装置に適用することが可能で
あるなど、その他の発明の要旨を変更しない限りで種々
の設計変更を施すことが可能である。

［発明の効果コ 以上本発明によれば、ダミービット挿入手段によりデー
タ領域の最後に少なくとも１ビットのダミービットを挿
入することにより、データ領域とパリティ領域の境界に
同期信号のパターンが現われるのを防止することができ
る。したかって、誤り検出手段がデータに“誤り“有り
と検出することを防止することができる。また、パリテ
ィ領域に誤った同期パターンか現われても、本来の同期
信号を検出信号遅延手段によりパリティビット長遅延さ
せた信号を同期信号として検出することができるので、
誤り検出手段がデータに“誤り″有りと検出することを
防止することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明の実施例におけるダミービットの挿入方法、第３図
は第１図のブロック図のタイミングチャート、第４図は
従来および本発明における符号変調フォーマット、第５
図は従来例を示すブロック図、第６図は従来例および本
発明の実施例で使った符号食間フォーマット、第７図（
よ従来例で示した誤った位置に発生した同期信号パター
ン。 図において１１は同期信号検出回路、１２は誤り検出回
路、１３はタイミング発生回路、１４はデータ遅延回路
、１５は同期信号検出信号遅延口１６はゲート回路であ
る。

Claims (1)

1. 【特許請求の範囲】 同期信号、データ、同期信号と同じビット長さのパリテ
   イで構成されるフォーマットを有し、同期信号パターン
   が符号・復号されたデータ列で表わされた信号のための
   符号・復号器において、符号器部分はデータ領域とパリ
   テイ領域の境界を含んで同期パターンが現われないよう
   にデータ領域の最後に少なくとも１ビットのダミービッ
   トを挿入するダミービット挿入手段を備え、 復号器部分は、データ入力を再生する復調手段と、この
   復調手段により再生されたデータから同期信号を検出す
   る同期信号検出手段と、再生されたデータをパリテイビ
   ット長遅延させるデータ遅延手段と、同期信号検出信号
   をパリテイビット長だけ遅延させる検出信号遅延手段と
   、この検出信号遅延手段で得られた信号を遅延していな
   い同期検出信号で制御するゲート手段と、このゲート手
   段からの出力でパリテイビット長だけ遅延されたデータ
   の誤り検出を行なう誤り検出手段と、を具備することを
   特徴とする符号・復号器。