JPH0319961B2 - - Google Patents
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- Publication number
- JPH0319961B2 JPH0319961B2 JP12099282A JP12099282A JPH0319961B2 JP H0319961 B2 JPH0319961 B2 JP H0319961B2 JP 12099282 A JP12099282 A JP 12099282A JP 12099282 A JP12099282 A JP 12099282A JP H0319961 B2 JPH0319961 B2 JP H0319961B2
- Authority
- JP
- Japan
- Prior art keywords
- process control
- control unit
- redundant
- unit
- communication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
本発明は、ｎ＋１冗長化制御装置の改良に関す
るものである。
るものである。
ｎ＋１冗長化制御装置としては、第１図のよう
に、複数のプロセス制御ユニツト４1〜４ｎに対
して１つの冗長ユニツト５を通信線６で接続し、
プロセス制御ユニツト４1〜４ｎのどれか１つが
故障したとき、冗長ユニツト５で通信を通じてバ
ツク・アツプするようにしたものがある。プロセ
ス制御ユニツト４1〜４ｎおよび冗長ユニツト５
はいずれもインテリジエンスを持つており、例え
ば、第２図および第３図のようにそれぞれ構成さ
れる。
に、複数のプロセス制御ユニツト４1〜４ｎに対
して１つの冗長ユニツト５を通信線６で接続し、
プロセス制御ユニツト４1〜４ｎのどれか１つが
故障したとき、冗長ユニツト５で通信を通じてバ
ツク・アツプするようにしたものがある。プロセ
ス制御ユニツト４1〜４ｎおよび冗長ユニツト５
はいずれもインテリジエンスを持つており、例え
ば、第２図および第３図のようにそれぞれ構成さ
れる。
第２図において、プロセス制御ユニツト４j
（ｊ＝１〜ｎ）は、通信制御器NCMと、プロセ
ツサNPUと、メモリNMUと、入出力器Ｉ／Ｏ
を持つている。これらの各コンポーネントはデー
タバスDBSによつて相互に接続されて、インテ
リジエントなプロセス制御ユニツトを形成してい
る。プロセツサNPUとメモリNMUがインテリ
ジエンスの中枢をなす。入出力データは入出力器
Ｉ／Ｏに保持され、プロセツサNPUによつてア
クセスされて、プロセス制御用のデータ処理がな
される。入出力器Ｉ／ＯはメモリNMUと共通の
メモリ空間に属している。データ処理に際して
は、メモリNMU中のデータベースが用いられ、
そのユニツトが担当しているプロセスに適したデ
ータ処理が行なわれる。
（ｊ＝１〜ｎ）は、通信制御器NCMと、プロセ
ツサNPUと、メモリNMUと、入出力器Ｉ／Ｏ
を持つている。これらの各コンポーネントはデー
タバスDBSによつて相互に接続されて、インテ
リジエントなプロセス制御ユニツトを形成してい
る。プロセツサNPUとメモリNMUがインテリ
ジエンスの中枢をなす。入出力データは入出力器
Ｉ／Ｏに保持され、プロセツサNPUによつてア
クセスされて、プロセス制御用のデータ処理がな
される。入出力器Ｉ／ＯはメモリNMUと共通の
メモリ空間に属している。データ処理に際して
は、メモリNMU中のデータベースが用いられ、
そのユニツトが担当しているプロセスに適したデ
ータ処理が行なわれる。
通信制御器NCMは、通信線６に対する通信を
制御するとともに、ダイレクト・メモリアクセス
（DMA）によつてメモリNMUと入出力器Ｉ／Ｏ
にアクセスする機能を持つている。このような機
能は、通信制御器NCMに内蔵されたマイクロプ
ログラムによつて実現される。
制御するとともに、ダイレクト・メモリアクセス
（DMA）によつてメモリNMUと入出力器Ｉ／Ｏ
にアクセスする機能を持つている。このような機
能は、通信制御器NCMに内蔵されたマイクロプ
ログラムによつて実現される。
第３図の冗長ユニツト５も、同様な通信制御器
NCMとプロセツサNPUとメモリNMUを持つて
いる。これら各コンポーネントもデータバス
DBSによつて相互接続されて、インテリジエン
トな冗長ユニツト５を形成している。この冗長ユ
ニツト５は、そのインテリジエンスにより、全プ
ロセス制御ユニツト４1〜４ｎのデータベースを、
通信を介して周期的に読み出してNMUにアツプ
ロードしており、これによつて、各プロセス制御
ユニツト４jの最新のデータベースが常にメモリ
NMUに存在するようになつている。データベー
スのアツプロードは、冗長ユニツト５と各プロセ
ス制御ユニツト４ｊにおける通信制御器NCMの
DMA機能によつて行なわれる。
NCMとプロセツサNPUとメモリNMUを持つて
いる。これら各コンポーネントもデータバス
DBSによつて相互接続されて、インテリジエン
トな冗長ユニツト５を形成している。この冗長ユ
ニツト５は、そのインテリジエンスにより、全プ
ロセス制御ユニツト４1〜４ｎのデータベースを、
通信を介して周期的に読み出してNMUにアツプ
ロードしており、これによつて、各プロセス制御
ユニツト４jの最新のデータベースが常にメモリ
NMUに存在するようになつている。データベー
スのアツプロードは、冗長ユニツト５と各プロセ
ス制御ユニツト４ｊにおける通信制御器NCMの
DMA機能によつて行なわれる。
プロセス制御ユニツト４1〜４ｎのいずれか１
つ４jpが故障すると、冗長ユニツト５からの通信
により、冗長ユニツト５のインテリジエンスが、
故障したプロセス制御ユニツト４jpのインテリジ
エンスに代つてバツクアツプを行なう。
つ４jpが故障すると、冗長ユニツト５からの通信
により、冗長ユニツト５のインテリジエンスが、
故障したプロセス制御ユニツト４jpのインテリジ
エンスに代つてバツクアツプを行なう。
その際、従来は、冗長ユニツト５のインテリジ
エンスは、故障したプロセス制御ユニツト４jpの
入出力器Ｉ／Ｏに、通信によつてアクセスするよ
うにしていた。このため、同じ制御対象に関する
ものでも、冗長ユニツト５とプロセス制御ユニツ
ト４jpとでは異なるプロセス制御プログラムが必
要とされる。しかし、プロセス制御プログラム
を、同じ制御対象について別々に作るのは不合理
なので、冗長ユニツト側においても、プロセス制
御ユニツトと同じプログラムが使用できることが
望ましい。
エンスは、故障したプロセス制御ユニツト４jpの
入出力器Ｉ／Ｏに、通信によつてアクセスするよ
うにしていた。このため、同じ制御対象に関する
ものでも、冗長ユニツト５とプロセス制御ユニツ
ト４jpとでは異なるプロセス制御プログラムが必
要とされる。しかし、プロセス制御プログラム
を、同じ制御対象について別々に作るのは不合理
なので、冗長ユニツト側においても、プロセス制
御ユニツトと同じプログラムが使用できることが
望ましい。
また、冗長ユニツト５が、故障したプロセス制
御ユニツト４jpをバツクアツプしているときに、
冗長ユニツト５から、プロセス制御ユニツト４jp
のインテリジエンスに、バツクアツプ・ステータ
ス信号や停止指令、あるいはリセツト・スタート
指令など、いくつかの情報を通信する必要があ
る。このときは、故障したプロセス制御ユニツト
４jpは、冗長ユニツト５から見れば、自己の影の
ようなものであるから、それに対する通信は、そ
の他のプロセス制御ユニツトとは違つて通信を意
識しないでよいものにできると都合がよい。
御ユニツト４jpをバツクアツプしているときに、
冗長ユニツト５から、プロセス制御ユニツト４jp
のインテリジエンスに、バツクアツプ・ステータ
ス信号や停止指令、あるいはリセツト・スタート
指令など、いくつかの情報を通信する必要があ
る。このときは、故障したプロセス制御ユニツト
４jpは、冗長ユニツト５から見れば、自己の影の
ようなものであるから、それに対する通信は、そ
の他のプロセス制御ユニツトとは違つて通信を意
識しないでよいものにできると都合がよい。
本発明の目的は、複数のプロセス制御ユニツト
と１つの冗長ユニツトとが通信線で接続されたｎ
＋１冗長化制御装置において、冗長ユニツトが、
プロセス制御ユニツトと同じプロセス制御プログ
ラムを使用することができ、かつ、バツクアツプ
時の冗長ユニツトから被バツクアツプ・ユニツト
への情報伝達が通信を意識しないで行なえるｎ＋
１冗長化制御装置を提供することにある。
と１つの冗長ユニツトとが通信線で接続されたｎ
＋１冗長化制御装置において、冗長ユニツトが、
プロセス制御ユニツトと同じプロセス制御プログ
ラムを使用することができ、かつ、バツクアツプ
時の冗長ユニツトから被バツクアツプ・ユニツト
への情報伝達が通信を意識しないで行なえるｎ＋
１冗長化制御装置を提供することにある。
本発明は、
それぞれ通信機能とインテリジエンスと入出力
器を有する複数のプロセス制御ユニツトと、通信
機能とインテリジエンスを有する１つの冗長ユニ
ツトとが通信線によつて接続され、複数のプロセ
ス制御ユニツトの１つが故障したとき、冗長ユニ
ツトのインテリジエンスが通信を通じて故障した
プロセス制御ユニツトのインテリジエンスを代行
してプロセスのバツクアツプ制御を行なうｎ＋１
冗長化制御装置において、 各プロセス制御ユニツトは、入出力器等の実装
機器を含むメモリ空間を有し、 冗長ユニツトは、 入出力器等の一部を実装せずにプロセス制御ユ
ニツトと同じ大きさのメモリ空間を有し、 かつ、前記プロセス制御ユニツトが実行するプ
ロセス制御プログラムと同一のプログラムに従つ
て、非実装の機器に割り当てられたメモリ空間が
アクセスされたときのメモリ・ノーレスポンスに
基づく優先割り込みが発生したときに通信プログ
ラムを起動し、非実装の機器に割り当てられたメ
モリ空間にアクセスしたときの情報を用いて、バ
ツクアツプ中のプロセス制御ユニツトに実在する
機器に割り当てられたメモリ空間に対して通信を
行なう手段を有する、 ｎ＋１冗長化制御装置 によつて上記の目的を達成したものである。
器を有する複数のプロセス制御ユニツトと、通信
機能とインテリジエンスを有する１つの冗長ユニ
ツトとが通信線によつて接続され、複数のプロセ
ス制御ユニツトの１つが故障したとき、冗長ユニ
ツトのインテリジエンスが通信を通じて故障した
プロセス制御ユニツトのインテリジエンスを代行
してプロセスのバツクアツプ制御を行なうｎ＋１
冗長化制御装置において、 各プロセス制御ユニツトは、入出力器等の実装
機器を含むメモリ空間を有し、 冗長ユニツトは、 入出力器等の一部を実装せずにプロセス制御ユ
ニツトと同じ大きさのメモリ空間を有し、 かつ、前記プロセス制御ユニツトが実行するプ
ロセス制御プログラムと同一のプログラムに従つ
て、非実装の機器に割り当てられたメモリ空間が
アクセスされたときのメモリ・ノーレスポンスに
基づく優先割り込みが発生したときに通信プログ
ラムを起動し、非実装の機器に割り当てられたメ
モリ空間にアクセスしたときの情報を用いて、バ
ツクアツプ中のプロセス制御ユニツトに実在する
機器に割り当てられたメモリ空間に対して通信を
行なう手段を有する、 ｎ＋１冗長化制御装置 によつて上記の目的を達成したものである。
以下、実施例によつて本発明を詳細に説明す
る。本発明実施例の装置は、第１図ないし第３図
のｎ＋１冗長化制御装置と、ハードウエア構成は
ほぼ共通している。このような装置において、プ
ロセス制御ユニツト４jおよび冗長ユニツト５に
は、ともに、たとえば第４図のようなメモリ空間
が定義される。第４図において、メモリ空間は、
＃Ｏ〜＃FFFF番地までが設定され、このメモリ
空間内に、メモリNMUを構成するRAMやROM
が含まれ、また入出力器Ｉ／Ｏも含まれる。この
ようなメモリ空間において、入出力器Ｉ／Ｏの領
域は、たとえば＃FOOO番地以降に割り付けられ
る。このＩ／Ｏ領域は、プロセス制御ユニツト４
ｊにおいては物理的に存在するが、冗長ユニツト
５においては、入出力器Ｉ／Ｏ等級が実装されて
いないので、物理的には存在しないものである。
る。本発明実施例の装置は、第１図ないし第３図
のｎ＋１冗長化制御装置と、ハードウエア構成は
ほぼ共通している。このような装置において、プ
ロセス制御ユニツト４jおよび冗長ユニツト５に
は、ともに、たとえば第４図のようなメモリ空間
が定義される。第４図において、メモリ空間は、
＃Ｏ〜＃FFFF番地までが設定され、このメモリ
空間内に、メモリNMUを構成するRAMやROM
が含まれ、また入出力器Ｉ／Ｏも含まれる。この
ようなメモリ空間において、入出力器Ｉ／Ｏの領
域は、たとえば＃FOOO番地以降に割り付けられ
る。このＩ／Ｏ領域は、プロセス制御ユニツト４
ｊにおいては物理的に存在するが、冗長ユニツト
５においては、入出力器Ｉ／Ｏ等級が実装されて
いないので、物理的には存在しないものである。
プロセス制御プログラムは、＃FOOO番地以降
のＩ／Ｏ領域をアクセスするように作られ、全く
同じプログラムが、プロセス制御ユニツト４jと
冗長ユニツト５のメモリNMUにそれぞれ格納さ
れる。
のＩ／Ｏ領域をアクセスするように作られ、全く
同じプログラムが、プロセス制御ユニツト４jと
冗長ユニツト５のメモリNMUにそれぞれ格納さ
れる。
プロセス制御ユニツト４jにおいてインテリジ
エンスが入出力器Ｉ／Ｏ等にアクセスするプログ
ラムは、メモリに対して書込みと読出しを行うた
めにアクセスする通常のプログラムと同様のプロ
グラムである。
エンスが入出力器Ｉ／Ｏ等にアクセスするプログ
ラムは、メモリに対して書込みと読出しを行うた
めにアクセスする通常のプログラムと同様のプロ
グラムである。
このようなプログラムを持つ冗長ユニツト５
が、故障したプロセス制御ユニツト４jpをバツク
アツプし、入出力器Ｉ／Ｏをアクセスすると、冗
長ユニツト５においては、入出力器Ｉ／Ｏが実装
されていないことにより、メモリ・ノーレスポン
スが発生する。
が、故障したプロセス制御ユニツト４jpをバツク
アツプし、入出力器Ｉ／Ｏをアクセスすると、冗
長ユニツト５においては、入出力器Ｉ／Ｏが実装
されていないことにより、メモリ・ノーレスポン
スが発生する。
メモリ・ノーレスポンスの発生は、通常、最高
優先順位（Ｏレベル）の割り込みの原因になるか
ら、このときＯレベルの割り込みが発生し、即座
に割り込み処理が行なわれる。
優先順位（Ｏレベル）の割り込みの原因になるか
ら、このときＯレベルの割り込みが発生し、即座
に割り込み処理が行なわれる。
Ｏレベルの割り込み処理プログラムは、たとえ
ば第５図のようになつており、まず、アクセス先
のアドレスを判定し、それがＩ／Ｏ領域のものな
らば、通信パラメータの作成処理に分岐して、通
信パラメータの作成後、通信処理を実行する。そ
して、１つの通信のトランザクシヨンの終了後
に、もとのプログラムに復帰する。なお、Ｏレベ
ル割り込みがＩ／Ｏ領域アクセス以外の原因で発
生したときは、通常のＯレベル割り込み処理が行
なわれる。
ば第５図のようになつており、まず、アクセス先
のアドレスを判定し、それがＩ／Ｏ領域のものな
らば、通信パラメータの作成処理に分岐して、通
信パラメータの作成後、通信処理を実行する。そ
して、１つの通信のトランザクシヨンの終了後
に、もとのプログラムに復帰する。なお、Ｏレベ
ル割り込みがＩ／Ｏ領域アクセス以外の原因で発
生したときは、通常のＯレベル割り込み処理が行
なわれる。
このような割り込み処理が行なわれるときの、
冗長ユニツト５とプロセス制御ユニツト４jpの動
作概念図は第６図のようになる。Ｏレベル割り込
みによつて起動される通信プログラムは、通信の
パラメータに基づいて、プロセス制御ユニツト４
ｊｐと通信するが、このときの通信のパラメータ
は、Ｉ／Ｏ領域へのアクセス用情報に基づいて作
成されるので、１つの通信のトランザクシヨンの
後には、プロセス制御ユニツト４jpの入出力器
Ｉ／Ｏにアクセスが行なわれる。
冗長ユニツト５とプロセス制御ユニツト４jpの動
作概念図は第６図のようになる。Ｏレベル割り込
みによつて起動される通信プログラムは、通信の
パラメータに基づいて、プロセス制御ユニツト４
ｊｐと通信するが、このときの通信のパラメータ
は、Ｉ／Ｏ領域へのアクセス用情報に基づいて作
成されるので、１つの通信のトランザクシヨンの
後には、プロセス制御ユニツト４jpの入出力器
Ｉ／Ｏにアクセスが行なわれる。
冗長ユニツト５が仮想の入出力器にアクセスす
るときに伝送される情報は、アクセスするアドレ
ス、アクセスが書込みであるか読出しであるかを
指定する情報等である。仮想の入出力器では、こ
れらの情報を伝送しても反応がないため、メモ
リ・ノーレスポンスが発生する。
るときに伝送される情報は、アクセスするアドレ
ス、アクセスが書込みであるか読出しであるかを
指定する情報等である。仮想の入出力器では、こ
れらの情報を伝送しても反応がないため、メモ
リ・ノーレスポンスが発生する。
メモリ・ノーレスポンスが発生すると、通信プ
ログラムが起動され、プロセス制御ユニツトにお
ける実際の入出力器にアクセスが行なわれる。従
つて、冗長ユニツトが仮想の入出力器にアクセス
するときに伝送される情報は、プロセス制御ユニ
ツトにおける実際の入出力器へアクセスするプロ
グラムで再び用いられることになる。
ログラムが起動され、プロセス制御ユニツトにお
ける実際の入出力器にアクセスが行なわれる。従
つて、冗長ユニツトが仮想の入出力器にアクセス
するときに伝送される情報は、プロセス制御ユニ
ツトにおける実際の入出力器へアクセスするプロ
グラムで再び用いられることになる。
Ｏレベルの割り込み処理から復帰すると、プロ
セス制御プログラムが続行され、以下同様にし
て、Ｉ／Ｏ領域へのアクセスが発生するたびに、
Ｏレベル割り込みによつて起動される通信プログ
ラムによつて、プロセス制御ユニツト４jpの入出
力器Ｉ／Ｏにアクセスが行なわれ、それを通じて
のプロセス制御が行なわれる。
セス制御プログラムが続行され、以下同様にし
て、Ｉ／Ｏ領域へのアクセスが発生するたびに、
Ｏレベル割り込みによつて起動される通信プログ
ラムによつて、プロセス制御ユニツト４jpの入出
力器Ｉ／Ｏにアクセスが行なわれ、それを通じて
のプロセス制御が行なわれる。
したがつて、冗長ユニツト５においては、自己
のメモリ空間には実在しない入出力器Ｉ／Ｏに対
して、あたかもそれが実在するかのようにアクセ
スできるので、プロセス制御プログラムは、バツ
クアツプすべきプロセス制御ユニツトのものと全
く同じでよい。
のメモリ空間には実在しない入出力器Ｉ／Ｏに対
して、あたかもそれが実在するかのようにアクセ
スできるので、プロセス制御プログラムは、バツ
クアツプすべきプロセス制御ユニツトのものと全
く同じでよい。
第６図において、プロセス制御ユニツト４jと
冗長ユニツト５に格納された同一のプロセス制御
プログラムは、メモリ・ノーレスポンスが発生し
たときにＯレベル割込みによつて通信プログラム
を起動するものであるため、冗長ユニツト５が仮
想の入出力器にアクセスしたときに、メモリ・ノ
ーレスポンスによりプロセス制御ユニツトに実在
する入出力器にアクセスし直すことができる。
冗長ユニツト５に格納された同一のプロセス制御
プログラムは、メモリ・ノーレスポンスが発生し
たときにＯレベル割込みによつて通信プログラム
を起動するものであるため、冗長ユニツト５が仮
想の入出力器にアクセスしたときに、メモリ・ノ
ーレスポンスによりプロセス制御ユニツトに実在
する入出力器にアクセスし直すことができる。
また、Ｏレベル割り込みによつて起動される通
信プログラムを利用すると、次のようにして、冗
長ユニツト５からプロセス制御ユニツト４jpに、
通信を意識することなく、情報の伝達を行うこと
ができる。
信プログラムを利用すると、次のようにして、冗
長ユニツト５からプロセス制御ユニツト４jpに、
通信を意識することなく、情報の伝達を行うこと
ができる。
すなわち、第７図のように、プロセス制御ユニ
ツト４jのメモリ空間のＩ／Ｏ領域の一部、たと
えば＃F8FO〜＃F8FFに、通信データの格納領
域を設け、かつ対応するメモリを実装し、そのう
ちの適宜のアドレスに、図のようにたとえば
NCMステータス信号、リセツト・スタート指
令、ストツプ指令、バツクアツプ・ステータス信
号、一般通信情報などを割り付ける。そして、こ
のアドレスを冗長ユニツト５においてアクセスす
ると、Ｏレベル割り込みによつて起動される通信
プログラムによつて、プロセス制御ユニツト４jp
のメモリの、対応するアドレスにアクセスが行な
われる。したがつて、冗長ユニツト５は、通信を
意識することなく、あたかも自己のメモリにアク
セスするかのような手続きで、バツクアツプ中の
プロセス制御ユニツト４jpに情報の授受が行なえ
る。
ツト４jのメモリ空間のＩ／Ｏ領域の一部、たと
えば＃F8FO〜＃F8FFに、通信データの格納領
域を設け、かつ対応するメモリを実装し、そのう
ちの適宜のアドレスに、図のようにたとえば
NCMステータス信号、リセツト・スタート指
令、ストツプ指令、バツクアツプ・ステータス信
号、一般通信情報などを割り付ける。そして、こ
のアドレスを冗長ユニツト５においてアクセスす
ると、Ｏレベル割り込みによつて起動される通信
プログラムによつて、プロセス制御ユニツト４jp
のメモリの、対応するアドレスにアクセスが行な
われる。したがつて、冗長ユニツト５は、通信を
意識することなく、あたかも自己のメモリにアク
セスするかのような手続きで、バツクアツプ中の
プロセス制御ユニツト４jpに情報の授受が行なえ
る。
以上、本発明を好ましい実施例について説明し
たが、本発明は特許請求の範囲内において様々な
実施態様がありうる。
たが、本発明は特許請求の範囲内において様々な
実施態様がありうる。
第１図は、本発明が適用されるｎ＋１冗長化制
御装置の概念的構成図、第２図および第３図は、
それぞれ第１図の一部の詳細構成図、第４図は、
本発明実施例におけるメモリ空間の構成図、第５
図は、Ｏレベル割り込み処理プログラムのフロー
チヤート、第６図は、本発明実施例の動作概念
図、第７図は、本発明実施例のメモリ空間の一部
の詳細図である。 ４1〜４ｎ……プロセス制御ユニツト、５……
冗長ユニツト、６……通信線、NPU……プロセ
ツサ、NMU……メモリ、NCM……通信制御器、
Ｉ／Ｏ……入出力器。
御装置の概念的構成図、第２図および第３図は、
それぞれ第１図の一部の詳細構成図、第４図は、
本発明実施例におけるメモリ空間の構成図、第５
図は、Ｏレベル割り込み処理プログラムのフロー
チヤート、第６図は、本発明実施例の動作概念
図、第７図は、本発明実施例のメモリ空間の一部
の詳細図である。 ４1〜４ｎ……プロセス制御ユニツト、５……
冗長ユニツト、６……通信線、NPU……プロセ
ツサ、NMU……メモリ、NCM……通信制御器、
Ｉ／Ｏ……入出力器。
Claims (1)
- 【特許請求の範囲】 １ それぞれ通信機能とインテリジエンスと入出
力器を有する複数のプロセス制御ユニツトと、通
信機能とインテリジエンスを有する１つの冗長ユ
ニツトとが通信線によつて接続され、複数のプロ
セス制御ユニツトの１つが故障したとき、冗長ユ
ニツトのインテリジエンスが通信を通じて故障し
たプロセス制御ユニツトのインテリジエンスを代
行してプロセスのバツクアツプ制御を行なうｎ＋
１冗長化制御装置において、 各プロセス制御ユニツトは、入出力器等の実装
機器を含むメモリ空間を有し、 冗長ユニツトは、 入出力器等の一部を実装せずにプロセス制御ユ
ニツトと同じ大きさのメモリ空間を有し、 かつ、前記プロセス制御ユニツトが実行するプ
ロセス制御プログラムと同一のプログラムに従つ
て、非実装の機器に割り当てられたメモリ空間が
アクセスされたときのメモリ・ノーレスポンスに
基づく優先割り込みが発生したときに通信プログ
ラムを起動し、非実装の機器に割り当てられたメ
モリ空間にアクセスしたときの情報を用いて、バ
ツクアツプ中のプロセス制御ユニツトに実在する
機器に割り当てられたメモリ空間に対して通信を
行なう手段を有する、 ｎ＋１冗長化制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12099282A JPS5911401A (ja) | 1982-07-12 | 1982-07-12 | ｎ＋１冗長化制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12099282A JPS5911401A (ja) | 1982-07-12 | 1982-07-12 | ｎ＋１冗長化制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911401A JPS5911401A (ja) | 1984-01-21 |
| JPH0319961B2 true JPH0319961B2 (ja) | 1991-03-18 |
Family
ID=14800094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12099282A Granted JPS5911401A (ja) | 1982-07-12 | 1982-07-12 | ｎ＋１冗長化制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911401A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166303U (ja) * | 1987-04-16 | 1988-10-28 |
-
1982
- 1982-07-12 JP JP12099282A patent/JPS5911401A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5911401A (ja) | 1984-01-21 |
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