JPH0320064B2 - - Google Patents
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- JPH0320064B2 JPH0320064B2 JP60505334A JP50533485A JPH0320064B2 JP H0320064 B2 JPH0320064 B2 JP H0320064B2 JP 60505334 A JP60505334 A JP 60505334A JP 50533485 A JP50533485 A JP 50533485A JP H0320064 B2 JPH0320064 B2 JP H0320064B2
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- photoresist
- wiring
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- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
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- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/093—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts
- H10W20/096—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts by contacting with gases, liquids or plasmas
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/435—Cross-sectional shapes or dispositions of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
請求の範囲
1 半導体基板上に、所定接続を除いて層間誘電
体膜によつて電気的に分離される少なくとも第1
及び第2の金属層が形成される多層配線集積回路
の製造工程において、 半導体基板上に第1の金属層を形成する工程
と、 前記第1の金属層形成時に発生した垂直突出部
を含めて完全に覆うように均一厚の層間誘電体膜
を形成する工程と、 前記層間誘電体膜の表面を平坦化する第1のホ
トレジスト層を形成する工程と、 前記第1のホトレジスト層に他のホトレジスト
溶媒が溶け込まないように硬化処理する工程と、 前記第1の金属層形成時に発生したスパイクに
起因する前記層間誘電体膜の表面の垂直突出部を
覆うのに十分な厚さで、前記第1のホトレジスト
層の上層に選択的に第2のホトレジスト層を形成
する工程と、 前記第2のホトレジスト層をマスクとして前記
層間誘電体膜の所定箇所を除去して前記第1の金
属層を露出させる工程と、 前記第1の金属層の露出箇所と電気的に接続さ
れる第2の金属膜を形成することを特徴とする多
層配線集積回路を製造するための工程。
体膜によつて電気的に分離される少なくとも第1
及び第2の金属層が形成される多層配線集積回路
の製造工程において、 半導体基板上に第1の金属層を形成する工程
と、 前記第1の金属層形成時に発生した垂直突出部
を含めて完全に覆うように均一厚の層間誘電体膜
を形成する工程と、 前記層間誘電体膜の表面を平坦化する第1のホ
トレジスト層を形成する工程と、 前記第1のホトレジスト層に他のホトレジスト
溶媒が溶け込まないように硬化処理する工程と、 前記第1の金属層形成時に発生したスパイクに
起因する前記層間誘電体膜の表面の垂直突出部を
覆うのに十分な厚さで、前記第1のホトレジスト
層の上層に選択的に第2のホトレジスト層を形成
する工程と、 前記第2のホトレジスト層をマスクとして前記
層間誘電体膜の所定箇所を除去して前記第1の金
属層を露出させる工程と、 前記第1の金属層の露出箇所と電気的に接続さ
れる第2の金属膜を形成することを特徴とする多
層配線集積回路を製造するための工程。
2 前記硬化処理工程において、前記第1のホト
レジスト層が所定圧力及び所定温度の雰囲気中に
十分な時間の間、ガス・プラズマにさらされる請
求項1記載の多層配線集積回路を製造するための
製造工程。
レジスト層が所定圧力及び所定温度の雰囲気中に
十分な時間の間、ガス・プラズマにさらされる請
求項1記載の多層配線集積回路を製造するための
製造工程。
3 半導体基板上に、所定接続を除いて層間誘電
体膜によつて電気的に分離される少なくとも第1
及び第2の金属層が形成される多層配線集積回路
の製造工程において、 半導体基板上に第1の金属層を形成する工程
と、 前記第1の金属層形成時に発生した垂直突出部
を含めて完全に覆うように均一厚の前記層間誘電
体膜を形成する工程と、 前記層間誘電体膜の表面を平坦化するネガテイ
ブ・ホトレジストからなる第1のホトレジスト層
を形成する工程と、 前記第1の金属層形成時に発生したスパイクに
起因する前記層間誘電体膜の表面の垂直突出部を
覆うのに十分な厚さに、前記第1のホトレジスト
層の上層に選択的に前記ネガテイブ・ホトレジス
トとは相互作用しないポジテイブ・ホトレジスト
からなる第2のホトレジスト層を形成する工程
と、 前記第2のホトレジスト層をマスクとして前記
層間誘電体膜の所定箇所を除去し、前記第1の金
属層を露出させる工程と、 前記第1の金属層の露出箇所と電気的に接続さ
れる第2の金属膜を形成することを特徴とする多
層配線集積回路を製造するための工程。
体膜によつて電気的に分離される少なくとも第1
及び第2の金属層が形成される多層配線集積回路
の製造工程において、 半導体基板上に第1の金属層を形成する工程
と、 前記第1の金属層形成時に発生した垂直突出部
を含めて完全に覆うように均一厚の前記層間誘電
体膜を形成する工程と、 前記層間誘電体膜の表面を平坦化するネガテイ
ブ・ホトレジストからなる第1のホトレジスト層
を形成する工程と、 前記第1の金属層形成時に発生したスパイクに
起因する前記層間誘電体膜の表面の垂直突出部を
覆うのに十分な厚さに、前記第1のホトレジスト
層の上層に選択的に前記ネガテイブ・ホトレジス
トとは相互作用しないポジテイブ・ホトレジスト
からなる第2のホトレジスト層を形成する工程
と、 前記第2のホトレジスト層をマスクとして前記
層間誘電体膜の所定箇所を除去し、前記第1の金
属層を露出させる工程と、 前記第1の金属層の露出箇所と電気的に接続さ
れる第2の金属膜を形成することを特徴とする多
層配線集積回路を製造するための工程。
4 第1のホトレジスト層がポジテイブ・ホトレ
ジストからなり、且つ第2のホトレジスト層が前
記ポジテイブ・ホトレジストとは相互作用しない
ネガテイブ・ホトレジストからなり、前記第1及
び第2のホトレジスト層が所定時間及び所定温度
でベイクされることを特徴とする請求項3記載の
多層配線集積回路を製造するための工程。
ジストからなり、且つ第2のホトレジスト層が前
記ポジテイブ・ホトレジストとは相互作用しない
ネガテイブ・ホトレジストからなり、前記第1及
び第2のホトレジスト層が所定時間及び所定温度
でベイクされることを特徴とする請求項3記載の
多層配線集積回路を製造するための工程。
発明の分野
この発明は、概して多層配線集積回路(IC)
に関し、特にそのような回路の作製に於いて収率
を増すための工程に関する。
に関し、特にそのような回路の作製に於いて収率
を増すための工程に関する。
背 景
多層配線集積回路の作製に於いては、珪素のよ
うな半導体基板の選択されたエリアと直接接触さ
れる配線の第1のレベルを提供し、その後該配線
の第1の層の上にそれから物理的に分離した配線
の第2のレベルを堆積することが知られている。
上記配線の第2のレベルは通常、“層間誘電体”
として該分野で参照される二酸化珪素のような選
択された誘電体物質によつて上記配線の第1のレ
ベルから絶縁される。配線のただ2つのレベルの
みが使用される構成に於いては、頭字語“DLM”
が“二層配線”構造及び集積回路を指示するため
に使用されている。
うな半導体基板の選択されたエリアと直接接触さ
れる配線の第1のレベルを提供し、その後該配線
の第1の層の上にそれから物理的に分離した配線
の第2のレベルを堆積することが知られている。
上記配線の第2のレベルは通常、“層間誘電体”
として該分野で参照される二酸化珪素のような選
択された誘電体物質によつて上記配線の第1のレ
ベルから絶縁される。配線のただ2つのレベルの
みが使用される構成に於いては、頭字語“DLM”
が“二層配線”構造及び集積回路を指示するため
に使用されている。
上記配線の第1のレベルと第2のレベルの間に
所望の垂直な電気的相互接続を成すためのある実
施例は、上記層間誘電体の上に所望の外形の保護
ホトレジスト・コーテイングを提供し、次に該ホ
トレジスト・コーテイングの開口によつて露光さ
れたエリアのこの誘電体を通る開口即ちブアイア
をエツチングするような、普通の紫外線(UV)
ホトリソグラフイツク・マスキング及びエツチン
グ・テクニツクを使用することであつた。このエ
ツチング・ステツプが終えられた後、上記配線の
第2の層の堆積が層間誘電体上に、及び上記配線
の第1の層と垂直接触を成すために、これらの開
口即ちブアイアを通して成されていた。
所望の垂直な電気的相互接続を成すためのある実
施例は、上記層間誘電体の上に所望の外形の保護
ホトレジスト・コーテイングを提供し、次に該ホ
トレジスト・コーテイングの開口によつて露光さ
れたエリアのこの誘電体を通る開口即ちブアイア
をエツチングするような、普通の紫外線(UV)
ホトリソグラフイツク・マスキング及びエツチン
グ・テクニツクを使用することであつた。このエ
ツチング・ステツプが終えられた後、上記配線の
第2の層の堆積が層間誘電体上に、及び上記配線
の第1の層と垂直接触を成すために、これらの開
口即ちブアイアを通して成されていた。
上記工程は、配線の平坦な一様な層を処理する
ためには満足ではあるが、配線の層がそれらの上
に小山即ちスパイクを持つ残りの許容できる製造
物に於いては全く満足できない。これらの小山即
ちスパイクは、配線の水平面上にしばしば1乃至
2μm伸びることができる配線中に鋭く直立した
不備の形にある。これらのスパイクは、金属堆積
及び冷却工程に於いて起こる金属の一様でない核
形成によつて生成される。
ためには満足ではあるが、配線の層がそれらの上
に小山即ちスパイクを持つ残りの許容できる製造
物に於いては全く満足できない。これらの小山即
ちスパイクは、配線の水平面上にしばしば1乃至
2μm伸びることができる配線中に鋭く直立した
不備の形にある。これらのスパイクは、金属堆積
及び冷却工程に於いて起こる金属の一様でない核
形成によつて生成される。
許容できない製造物のための理由は、これらの
小山即ちスパイクの外形に適合させるための及び
垂直に模写するための、上記ホトレジスト・コー
テイングの失販である。従つて、ホトレジスト・
コーテイングは、この誘電体が配線の第1の層の
上に潜在する小山即ちスパイクによつて垂直に
“押し上げ”られるエリアに十分に適合されず、
そのエリアの層間誘電体をカバーしない。一般的
なルールとして、層間誘電体は下にある金属小山
即ちスパイクの外形と全く十分に適合するが、こ
れは金属の小山即ちスパイクを模写する層間誘電
体にその後形成された突出部上に堆積されるホト
レジスト・コーテイングを有する場合ではない。
この不一致は、次には、上にあるホトレジスト・
コーテイングを完全に通る幾らかのエリアに伸び
るため層間誘電体にこれらの突出部を生じ、それ
によつて配線の第1のレベルと第2のレベルの間
に不所望の電気的シヨートをその後生ずる。電気
的シヨートのこの問題は、本発明の以下の説明で
よりたやすく明らかになるだろう。
小山即ちスパイクの外形に適合させるための及び
垂直に模写するための、上記ホトレジスト・コー
テイングの失販である。従つて、ホトレジスト・
コーテイングは、この誘電体が配線の第1の層の
上に潜在する小山即ちスパイクによつて垂直に
“押し上げ”られるエリアに十分に適合されず、
そのエリアの層間誘電体をカバーしない。一般的
なルールとして、層間誘電体は下にある金属小山
即ちスパイクの外形と全く十分に適合するが、こ
れは金属の小山即ちスパイクを模写する層間誘電
体にその後形成された突出部上に堆積されるホト
レジスト・コーテイングを有する場合ではない。
この不一致は、次には、上にあるホトレジスト・
コーテイングを完全に通る幾らかのエリアに伸び
るため層間誘電体にこれらの突出部を生じ、それ
によつて配線の第1のレベルと第2のレベルの間
に不所望の電気的シヨートをその後生ずる。電気
的シヨートのこの問題は、本発明の以下の説明で
よりたやすく明らかになるだろう。
上記問題を解決するために、何時でも層間誘電
体の突出部を全てカバーしようとする試みに於い
ては、ホトレジスト・コーテイングの厚さを単に
増すことが提唱されている。しかしながら、この
アプローチはまた、付加されたホトレジスト中の
溶媒が、より厚いホトレジスト層の許容できない
一致及び配線の第1のレベルと第2のレベルの間
になお生ずる許容できない電気的シヨートである
最終結果を有する、より速く堆積されたホトレジ
スト物質を溶解する傾向にある故に、不十分と分
かつている。
体の突出部を全てカバーしようとする試みに於い
ては、ホトレジスト・コーテイングの厚さを単に
増すことが提唱されている。しかしながら、この
アプローチはまた、付加されたホトレジスト中の
溶媒が、より厚いホトレジスト層の許容できない
一致及び配線の第1のレベルと第2のレベルの間
になお生ずる許容できない電気的シヨートである
最終結果を有する、より速く堆積されたホトレジ
スト物質を溶解する傾向にある故に、不十分と分
かつている。
発 明
本発明に従つて、配線の第1のレベルと第2の
レベルの間の電気的シヨートのこの問題が事実上
除去されることができ、且つデバイス製造収率が
層間誘電体をコーテイングするためのホトレジス
トの第1の層と第2の層の分離を提供することに
より事実上増されることができるということが分
る。ホトレジストの第1の層は、それにホトレジ
ストの第2の層中の溶媒を通さなくさせるように
処置される。この方法で、下にある層間誘電体中
の模写された小山即ちスパイクを十分にカバーす
るに足る全部のホトレジストの厚さを達すること
が可能であり、それによつて製造される集積回路
中の不所望の電気的シヨートを妨げることが可能
である。
レベルの間の電気的シヨートのこの問題が事実上
除去されることができ、且つデバイス製造収率が
層間誘電体をコーテイングするためのホトレジス
トの第1の層と第2の層の分離を提供することに
より事実上増されることができるということが分
る。ホトレジストの第1の層は、それにホトレジ
ストの第2の層中の溶媒を通さなくさせるように
処置される。この方法で、下にある層間誘電体中
の模写された小山即ちスパイクを十分にカバーす
るに足る全部のホトレジストの厚さを達すること
が可能であり、それによつて製造される集積回路
中の不所望の電気的シヨートを妨げることが可能
である。
本発明の好ましい実施例に於いては、我々は層
間誘電体中にブアイアを作る工程に於いて、ネガ
テイブ・ホトレジスト物質とポジテイブ・ホトレ
ジスト物質の組合わせを利用する。このコーテイ
ング・ステツプは、層間誘電体の頂上に、且つ配
線の第1の層との電気的接触を作るようにその中
にエツチングされたブアイアを通して、配線の第
2の層の堆積の用意に成される。所望の厚さにホ
トレジストを築き上げるためにネガテイブ・ホト
レジスト・ポリマとポジテイブ・ホトレジスト・
ポリマの組合わせを利用することにより、これら
のそれぞれのホトレジスト物質中の溶媒は、互い
と逆相互作用せず、隣接したネガテイブ又はポジ
テイブ・ホトレジスト物質を溶解させる傾向にな
い。このように、ホトレジスト・コーテイング
は、困難なしに所望の厚さに築き上げられること
ができ、層間誘電体を十分にカバーすることがで
き、それによつて製造工程の収率を十分に増加す
る。
間誘電体中にブアイアを作る工程に於いて、ネガ
テイブ・ホトレジスト物質とポジテイブ・ホトレ
ジスト物質の組合わせを利用する。このコーテイ
ング・ステツプは、層間誘電体の頂上に、且つ配
線の第1の層との電気的接触を作るようにその中
にエツチングされたブアイアを通して、配線の第
2の層の堆積の用意に成される。所望の厚さにホ
トレジストを築き上げるためにネガテイブ・ホト
レジスト・ポリマとポジテイブ・ホトレジスト・
ポリマの組合わせを利用することにより、これら
のそれぞれのホトレジスト物質中の溶媒は、互い
と逆相互作用せず、隣接したネガテイブ又はポジ
テイブ・ホトレジスト物質を溶解させる傾向にな
い。このように、ホトレジスト・コーテイング
は、困難なしに所望の厚さに築き上げられること
ができ、層間誘電体を十分にカバーすることがで
き、それによつて製造工程の収率を十分に増加す
る。
この発明の前述の効果及び他の目的及び特徴
は、添附図面の以下の説明でよりたやすく明らか
になるだろう。
は、添附図面の以下の説明でよりたやすく明らか
になるだろう。
図 面
第1図乃至第8図は、配線の第1及び第2のレ
ベルが二層配線(DLM)集積回路構造中に形成
され、次に相互接続がこれらの配線の第1のレベ
ルと第2のレベルの間に作られる本発明に従つた
工程シーケンスを概略的に示している。
ベルが二層配線(DLM)集積回路構造中に形成
され、次に相互接続がこれらの配線の第1のレベ
ルと第2のレベルの間に作られる本発明に従つた
工程シーケンスを概略的に示している。
一般説明
先ず第1図を参照すると、典型的に20ミルの厚
さ及び約1Ωcmの抵抗率のものである珪素基板1
0が示されている。該基板10は、例えば、その
中にアクテイブ領域12を持つもので、これは電
気的接触が必要であり、且つ通常の拡散又はイオ
ン注入ドーピング・テクニツクを使用して形成さ
れることができる。例えば、不純物拡散は、二酸
化珪素不活性化層16中に予め形成された開口1
4を通して予め成し遂げられることができる。
SiO2層は、例えば、ゲート酸化膜応用のため約
700Åの厚さに熱成長されることができ、もしそ
れが該分野で良く知られたような“フイールド酸
化膜”として与えられるべきであれば、約1μm
にまで厚く成長されることができる。
さ及び約1Ωcmの抵抗率のものである珪素基板1
0が示されている。該基板10は、例えば、その
中にアクテイブ領域12を持つもので、これは電
気的接触が必要であり、且つ通常の拡散又はイオ
ン注入ドーピング・テクニツクを使用して形成さ
れることができる。例えば、不純物拡散は、二酸
化珪素不活性化層16中に予め形成された開口1
4を通して予め成し遂げられることができる。
SiO2層は、例えば、ゲート酸化膜応用のため約
700Åの厚さに熱成長されることができ、もしそ
れが該分野で良く知られたような“フイールド酸
化膜”として与えられるべきであれば、約1μm
にまで厚く成長されることができる。
次に第2図を参照すると、通常の金属蒸着テク
ニツクを使用して金属の第1の層18が、上記ア
クテイブ・デバイス領域12と抵抗的に接触し
て、上記表面酸化膜16の上面部上に図示のよう
に堆積される。上記金属の第1の層18は、例え
ば、約6000Åの厚さに既知のアルミニユウム・ス
パツテイング・テクニツクを使用してスパツタさ
れることができ、上記アルミニユウム層18は、
該金属の第1の層18の上方水平面上に1−2μ
mだけ時々垂直に突出するスパイク即ち小山20
及び22を含むことがある。言及されたように、
これらのスパイク即ち小山20及び22は、上記
金属層18の冷却の間、アルミニユウム原子の原
子移動によつて生成されると考えられる限定的な
成長である。
ニツクを使用して金属の第1の層18が、上記ア
クテイブ・デバイス領域12と抵抗的に接触し
て、上記表面酸化膜16の上面部上に図示のよう
に堆積される。上記金属の第1の層18は、例え
ば、約6000Åの厚さに既知のアルミニユウム・ス
パツテイング・テクニツクを使用してスパツタさ
れることができ、上記アルミニユウム層18は、
該金属の第1の層18の上方水平面上に1−2μ
mだけ時々垂直に突出するスパイク即ち小山20
及び22を含むことがある。言及されたように、
これらのスパイク即ち小山20及び22は、上記
金属層18の冷却の間、アルミニユウム原子の原
子移動によつて生成されると考えられる限定的な
成長である。
次に第3図を参照すると、二酸化珪素のよう
な、且つ“層間誘電体”として参照される第2の
絶縁層24が、上記第1のレベルの金属層18の
頂上に図示のように堆積される。上記金属の第1
のレベル18の小山20及び22は順当に、
SiO2層24の突出した酸化膜領域26及び28
で全く一様にカバーされるだろう。この層間誘電
体24は、既知の化学蒸気堆積(CVD)テクニ
ツクを使用して、450℃位の比較的低い温度で、
上記金属層18上に堆積されることができる。上
記誘電体SiO2層24を形成するために使用され
ることができる一つの工程は、SILOX工程とし
て該分野で知られており、二酸化珪素及び水蒸気
を生ずるように、約450℃でシランSiH4と酸素を
結合させる。上記誘電体層24は、多くのタイプ
の金属酸化膜珪素(MOS)集積回路のために、
典型的に約1μmであるだろう。
な、且つ“層間誘電体”として参照される第2の
絶縁層24が、上記第1のレベルの金属層18の
頂上に図示のように堆積される。上記金属の第1
のレベル18の小山20及び22は順当に、
SiO2層24の突出した酸化膜領域26及び28
で全く一様にカバーされるだろう。この層間誘電
体24は、既知の化学蒸気堆積(CVD)テクニ
ツクを使用して、450℃位の比較的低い温度で、
上記金属層18上に堆積されることができる。上
記誘電体SiO2層24を形成するために使用され
ることができる一つの工程は、SILOX工程とし
て該分野で知られており、二酸化珪素及び水蒸気
を生ずるように、約450℃でシランSiH4と酸素を
結合させる。上記誘電体層24は、多くのタイプ
の金属酸化膜珪素(MOS)集積回路のために、
典型的に約1μmであるだろう。
後者のステツプが完成された後、第3図の構造
物は、ネガテイブ・ホトレジストの第1の層30
が第4図に示されたように堆積されるホトレジス
ト堆積場所に運ばれる。上記ホトレジスト層30
は次に、典型的にさしわたし約10μmである第1
の、粗い即ち低公差の開口34を定義するため
に、通常のホトリソグラフイツク・コーテイング
及びエツチング・テクニツクを使用して処理され
る。第4図に示されるように、上記第1の、ネガ
テイブ・ホトレジスト層30は、下にある上記二
酸化珪素層24に幾分適合し、上記金属小山20
によつて上方へ押し上げられるあまり鋭くない突
出部、例えば26を完全にカバーすることさえで
きる。しかしながら、上記層間誘電体24の、鋭
い下にある金属スパイク即ち小山22によつて生
成される鋭い突出部28はしばしば、第4図にも
また示されたように、上記ホトレジスト層30に
よつても完全にカバーはされない。それは、本発
明によつて今軽減される電気的シヨートを生じさ
せるこれらの鋭い突出部28である。即ち、第4
図に示されたようにホトレジストの単一の層のみ
を使用し、且つ二層配線相互接続ステツプの用意
にSiO2層24の領域36で離れてエツチングを
始めるべきであれば、そのさらされた突出部28
の層間誘電体で離れてエツチングされもまたする
だろう。このステツプは、第1と第2のレベルの
配線間の不所望の垂直シヨートを次々に続いて形
成するだろう上記下にある金属小山22を不所望
に露光するだろう。
物は、ネガテイブ・ホトレジストの第1の層30
が第4図に示されたように堆積されるホトレジス
ト堆積場所に運ばれる。上記ホトレジスト層30
は次に、典型的にさしわたし約10μmである第1
の、粗い即ち低公差の開口34を定義するため
に、通常のホトリソグラフイツク・コーテイング
及びエツチング・テクニツクを使用して処理され
る。第4図に示されるように、上記第1の、ネガ
テイブ・ホトレジスト層30は、下にある上記二
酸化珪素層24に幾分適合し、上記金属小山20
によつて上方へ押し上げられるあまり鋭くない突
出部、例えば26を完全にカバーすることさえで
きる。しかしながら、上記層間誘電体24の、鋭
い下にある金属スパイク即ち小山22によつて生
成される鋭い突出部28はしばしば、第4図にも
また示されたように、上記ホトレジスト層30に
よつても完全にカバーはされない。それは、本発
明によつて今軽減される電気的シヨートを生じさ
せるこれらの鋭い突出部28である。即ち、第4
図に示されたようにホトレジストの単一の層のみ
を使用し、且つ二層配線相互接続ステツプの用意
にSiO2層24の領域36で離れてエツチングを
始めるべきであれば、そのさらされた突出部28
の層間誘電体で離れてエツチングされもまたする
だろう。このステツプは、第1と第2のレベルの
配線間の不所望の垂直シヨートを次々に続いて形
成するだろう上記下にある金属小山22を不所望
に露光するだろう。
しかしながら、本発明に従つた第2のポジテイ
ブ・ホトレジスト層38は、下にある誘電体間レ
ベル酸化膜24の突出部28を完全にカバーする
ように、第5図に示されるように堆積される。上
記第2のホトレジスト層38が堆積された後、普
通のホトレジスト工程(ベーキング)及びホトリ
ソグラフイツク・コーテイング及びエツチング・
テクニツクが、上記第1のホトレジスト層30に
予め形成された粗い開口34内に細かい即ち高公
差の開口42を形成するために利用される。典型
的に、上記粗い開口即ち線幅34は、上記細かい
開口即ち線幅42がさしわたし約3μmであり、
且つ上記配線の第1の層が上記配線の第2の層と
垂直に相互接続されるべきであるように正確に中
心に置かれるだろうのに対して、さしわたし約
10μmであるだろう。
ブ・ホトレジスト層38は、下にある誘電体間レ
ベル酸化膜24の突出部28を完全にカバーする
ように、第5図に示されるように堆積される。上
記第2のホトレジスト層38が堆積された後、普
通のホトレジスト工程(ベーキング)及びホトリ
ソグラフイツク・コーテイング及びエツチング・
テクニツクが、上記第1のホトレジスト層30に
予め形成された粗い開口34内に細かい即ち高公
差の開口42を形成するために利用される。典型
的に、上記粗い開口即ち線幅34は、上記細かい
開口即ち線幅42がさしわたし約3μmであり、
且つ上記配線の第1の層が上記配線の第2の層と
垂直に相互接続されるべきであるように正確に中
心に置かれるだろうのに対して、さしわたし約
10μmであるだろう。
上記広げられた即ち粗い開口34の形成に於い
て、Hunt HNR−120ネガテイブ・ホトレジスト
の層30が使用されたもので、これはNew
Jersey07650、Palisades ParkのHunt Chemical
Companyから得られた。上記細かい開口42は、
Shipley AZ 1470として知られ、且つ
Massachusetts 02162、NewtonのShipley
Corporationから得られたポジテイブ・ホトレジ
スト層38中に形成された。これらの2つのホト
レジスト層30及び38の形成に使用された他の
パラメータは、以下の表で与えられる。
て、Hunt HNR−120ネガテイブ・ホトレジスト
の層30が使用されたもので、これはNew
Jersey07650、Palisades ParkのHunt Chemical
Companyから得られた。上記細かい開口42は、
Shipley AZ 1470として知られ、且つ
Massachusetts 02162、NewtonのShipley
Corporationから得られたポジテイブ・ホトレジ
スト層38中に形成された。これらの2つのホト
レジスト層30及び38の形成に使用された他の
パラメータは、以下の表で与えられる。
【表】
ホトレジスト工程のさらなる説明のために、参
照によつて本明細書に組込まれるWilliam S.
DeForestのPhotoresist Materials and
Process、McGraw−Hill、1975に対する参照が
成されることができる。
照によつて本明細書に組込まれるWilliam S.
DeForestのPhotoresist Materials and
Process、McGraw−Hill、1975に対する参照が
成されることができる。
本発明が、合成ホトレジスト・コーテイングを
形成するためホトレジストのネガテイブ及びポジ
テイブ層のみの利用に限定されるものではなく
て、むしろ個々の層が隣接する層中の溶媒からの
攻撃を通さないどのような多層ホトレジスト構築
工程も含む傾向にあるということが理解されるべ
きである。従つて、上記ホトレジストの第1及び
第2の層30及び38は、それらが前の又は後の
ホトレジスト層の形成に利用される溶媒を通さな
いように処置されるならば、両方ともネガテイブ
又は両方ともポジテイブであることができる。こ
れは、例えば、1トルの圧力及び100WのRF電力
でフレオン14ガスのプラズマに上記第1の層30
をさらすことにより、及び約5分上記層を熱する
ことにより成し遂げられることができる。好まし
くは、このプラズマ処置は、California 94947、
NovatoのTegal Corporationによつて入手でき
るタイプのバレル・エツチング処置を使用して成
し遂げられることができる。
形成するためホトレジストのネガテイブ及びポジ
テイブ層のみの利用に限定されるものではなく
て、むしろ個々の層が隣接する層中の溶媒からの
攻撃を通さないどのような多層ホトレジスト構築
工程も含む傾向にあるということが理解されるべ
きである。従つて、上記ホトレジストの第1及び
第2の層30及び38は、それらが前の又は後の
ホトレジスト層の形成に利用される溶媒を通さな
いように処置されるならば、両方ともネガテイブ
又は両方ともポジテイブであることができる。こ
れは、例えば、1トルの圧力及び100WのRF電力
でフレオン14ガスのプラズマに上記第1の層30
をさらすことにより、及び約5分上記層を熱する
ことにより成し遂げられることができる。好まし
くは、このプラズマ処置は、California 94947、
NovatoのTegal Corporationによつて入手でき
るタイプのバレル・エツチング処置を使用して成
し遂げられることができる。
また、上記ホトレジストの第1の層30は、30
分の200℃のベイクによりフオローされる深紫外
線放射線でそれを露光することにより処置される
ことができる。上記放射線は、ホトレジスト面を
固くし、高温ベイクによりどのような歪みの特徴
も妨げる。この結合された放射線及び熱処理工程
は、上記第2の層38中の溶媒による攻撃を通さ
なくする。
分の200℃のベイクによりフオローされる深紫外
線放射線でそれを露光することにより処置される
ことができる。上記放射線は、ホトレジスト面を
固くし、高温ベイクによりどのような歪みの特徴
も妨げる。この結合された放射線及び熱処理工程
は、上記第2の層38中の溶媒による攻撃を通さ
なくする。
その上、上記第2の層38は、第1の層との反
応からその中に含まれる溶媒を妨げるように処置
されることができ、またはあるいはその上、上記
第2の層38は、上記第1の層の形成から残るど
の溶媒との反応に対してそれを無害にするように
処置されることができる。
応からその中に含まれる溶媒を妨げるように処置
されることができ、またはあるいはその上、上記
第2の層38は、上記第1の層の形成から残るど
の溶媒との反応に対してそれを無害にするように
処置されることができる。
いつたん、ブアイア44が第6図に示されるよ
うに上記配線の第1のレベルの選択されたエリア
を露光するために上記層間誘電体24中にエツチ
ングされたならば、上記2つのホトレジスト層3
0及び38は、標準のホトレジスト工程テクニツ
クを使用して第7図に示されるように取除かれ
る。次に、第7図の構造物は、上記層間誘電体2
4の上面に、その下方が上記ブアイア開口44で
配線の第1のレベル18と接触する配線の第2の
レベル46が第8図に示されるように堆積される
アルミニウム金属蒸着場所に運ばれる。次に配線
の第2のレベル46は、該分野で良く知られた普
通のホトレジスト・コーテイング及び金属エツチ
ング・テクニツクを使用して、どのような所望の
外形にも模造されることができる。
うに上記配線の第1のレベルの選択されたエリア
を露光するために上記層間誘電体24中にエツチ
ングされたならば、上記2つのホトレジスト層3
0及び38は、標準のホトレジスト工程テクニツ
クを使用して第7図に示されるように取除かれ
る。次に、第7図の構造物は、上記層間誘電体2
4の上面に、その下方が上記ブアイア開口44で
配線の第1のレベル18と接触する配線の第2の
レベル46が第8図に示されるように堆積される
アルミニウム金属蒸着場所に運ばれる。次に配線
の第2のレベル46は、該分野で良く知られた普
通のホトレジスト・コーテイング及び金属エツチ
ング・テクニツクを使用して、どのような所望の
外形にも模造されることができる。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/679,506 US4592132A (en) | 1984-12-07 | 1984-12-07 | Process for fabricating multi-level-metal integrated circuits at high yields |
| US679506 | 1991-04-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62501321A JPS62501321A (ja) | 1987-05-21 |
| JPH0320064B2 true JPH0320064B2 (ja) | 1991-03-18 |
Family
ID=24727173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60505334A Granted JPS62501321A (ja) | 1984-12-07 | 1985-11-25 | 超高純度重金属フッ化物の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4592132A (ja) |
| EP (1) | EP0204768B1 (ja) |
| JP (1) | JPS62501321A (ja) |
| KR (1) | KR900001986B1 (ja) |
| DE (1) | DE3570555D1 (ja) |
| WO (1) | WO1986003622A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087267A (en) * | 1986-03-04 | 2000-07-11 | Motorola, Inc. | Process for forming an integrated circuit |
| US4786962A (en) * | 1986-06-06 | 1988-11-22 | Hewlett-Packard Company | Process for fabricating multilevel metal integrated circuits and structures produced thereby |
| US4700462A (en) * | 1986-10-08 | 1987-10-20 | Hughes Aircraft Company | Process for making a T-gated transistor |
| US4747211A (en) * | 1987-02-09 | 1988-05-31 | Sheldahl, Inc. | Method and apparatus for preparing conductive screened through holes employing metallic plated polymer thick films |
| US5298365A (en) * | 1990-03-20 | 1994-03-29 | Hitachi, Ltd. | Process for fabricating semiconductor integrated circuit device, and exposing system and mask inspecting method to be used in the process |
| US5897376A (en) * | 1993-09-20 | 1999-04-27 | Seiko Instruments Inc. | Method of manufacturing a semiconductor device having a reflection reducing film |
| TW439118B (en) * | 2000-02-10 | 2001-06-07 | Winbond Electronics Corp | Multilayer thin photoresist process |
| US6713395B2 (en) * | 2001-05-15 | 2004-03-30 | Infineon Technologies Ag | Single RIE process for MIMcap top and bottom plates |
| US6979526B2 (en) * | 2002-06-03 | 2005-12-27 | Infineon Technologies Ag | Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs |
| US7223612B2 (en) * | 2004-07-26 | 2007-05-29 | Infineon Technologies Ag | Alignment of MTJ stack to conductive lines in the absence of topography |
| US7442624B2 (en) * | 2004-08-02 | 2008-10-28 | Infineon Technologies Ag | Deep alignment marks on edge chips for subsequent alignment of opaque layers |
| JP2006261434A (ja) * | 2005-03-17 | 2006-09-28 | L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude | シリコン酸化膜の形成方法 |
| TWI797640B (zh) | 2020-06-18 | 2023-04-01 | 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 | 基於矽之自組裝單層組成物及使用該組成物之表面製備 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218425B2 (ja) * | 1972-05-01 | 1977-05-21 | ||
| US3985597A (en) * | 1975-05-01 | 1976-10-12 | International Business Machines Corporation | Process for forming passivated metal interconnection system with a planar surface |
| US4176029A (en) * | 1978-03-02 | 1979-11-27 | Sperry Rand Corporation | Subminiature bore and conductor formation |
| GB1596907A (en) * | 1978-05-25 | 1981-09-03 | Fujitsu Ltd | Manufacture of semiconductor devices |
| JPS5850417B2 (ja) * | 1979-07-31 | 1983-11-10 | 富士通株式会社 | 半導体装置の製造方法 |
| US4409319A (en) * | 1981-07-15 | 1983-10-11 | International Business Machines Corporation | Electron beam exposed positive resist mask process |
| US4398964A (en) * | 1981-12-10 | 1983-08-16 | Signetics Corporation | Method of forming ion implants self-aligned with a cut |
| CA1169022A (en) * | 1982-04-19 | 1984-06-12 | Kevin Duncan | Integrated circuit planarizing process |
| FR2537779B1 (fr) * | 1982-12-10 | 1986-03-14 | Commissariat Energie Atomique | Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre |
| DE3344280A1 (de) * | 1982-12-21 | 1984-07-05 | Texas Instruments Inc., Dallas, Tex. | Verfahren zur herstellung einer halbleitervorrichtung und vorrichtung zur durchfuehrung des verfahrens |
| US4415606A (en) * | 1983-01-10 | 1983-11-15 | Ncr Corporation | Method of reworking upper metal in multilayer metal integrated circuits |
| US4517731A (en) * | 1983-09-29 | 1985-05-21 | Fairchild Camera & Instrument Corporation | Double polysilicon process for fabricating CMOS integrated circuits |
-
1984
- 1984-12-07 US US06/679,506 patent/US4592132A/en not_active Expired - Lifetime
-
1985
- 1985-11-25 KR KR1019860700533A patent/KR900001986B1/ko not_active Expired
- 1985-11-25 DE DE8585906125T patent/DE3570555D1/de not_active Expired
- 1985-11-25 WO PCT/US1985/002305 patent/WO1986003622A1/en not_active Ceased
- 1985-11-25 JP JP60505334A patent/JPS62501321A/ja active Granted
- 1985-11-25 EP EP85906125A patent/EP0204768B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| WO1986003622A1 (en) | 1986-06-19 |
| DE3570555D1 (en) | 1989-06-29 |
| JPS62501321A (ja) | 1987-05-21 |
| KR870700171A (ko) | 1987-03-14 |
| EP0204768B1 (en) | 1989-05-24 |
| EP0204768A1 (en) | 1986-12-17 |
| US4592132A (en) | 1986-06-03 |
| KR900001986B1 (ko) | 1990-03-30 |
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