JPH0320081A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0320081A JPH0320081A JP1155458A JP15545889A JPH0320081A JP H0320081 A JPH0320081 A JP H0320081A JP 1155458 A JP1155458 A JP 1155458A JP 15545889 A JP15545889 A JP 15545889A JP H0320081 A JPH0320081 A JP H0320081A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- diffusion layer
- integrated circuit
- transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳトランジスタを集積化した半導体ＭＯＳ
集積回路に関するものである。
集積回路に関するものである。
従来の技術
近年、ＭＯＳ集積回路はコンピュータ等大規模情報シス
テムに限らず家庭電化製品にも大量に使用されるように
なった。これら集積回路の電源電圧は釦おむね従来よｐ
ｓＶが踏襲されてかり、デザインルールの縮小に伴って
ドレイン耐圧の確保．ホットキャリアによる特性劣化の
緩和等の点からＭＯＳトランジスタの構造は単一ドレイ
ン構造から二重拡散ドレイン構造．更に低濃度領域を有
するドレイン構造（以下ＬＤＤ構造と記す）へと変わっ
てきている。
テムに限らず家庭電化製品にも大量に使用されるように
なった。これら集積回路の電源電圧は釦おむね従来よｐ
ｓＶが踏襲されてかり、デザインルールの縮小に伴って
ドレイン耐圧の確保．ホットキャリアによる特性劣化の
緩和等の点からＭＯＳトランジスタの構造は単一ドレイ
ン構造から二重拡散ドレイン構造．更に低濃度領域を有
するドレイン構造（以下ＬＤＤ構造と記す）へと変わっ
てきている。
以下、図面を参照しながら、上述したような従来のＬＤ
Ｄ構造トランジスタについて説明する。
Ｄ構造トランジスタについて説明する。
第２図は従来のＬＤＤ構造トランジスタの構造断面図を
示すものである。第２図において、１はＭＯＳ集積回路
が形或されるｐ型シリコン基板、２はポリシリコンから
なるゲート電極、３はシリコン基板を熱酸化して形或さ
れたゲート酸化膜、４１ｄボリシリコンゲート電極２を
マスクとしてイオン注入によって形威された低濃度ドレ
イン拡散層である。６はポリシリコンゲート電Ｗｉ２の
側壁に自己整合的につくられた二酸化シリコン膜からな
るサイドウオール、６はサイドウオール５の形或後イオ
ン注入して形或された高濃度ドレイン拡散層、７は層間
絶縁膜、８かよび９は層間絶縁膜を開孔しアルミを付着
させたソース電極およびドレイン電極である。
示すものである。第２図において、１はＭＯＳ集積回路
が形或されるｐ型シリコン基板、２はポリシリコンから
なるゲート電極、３はシリコン基板を熱酸化して形或さ
れたゲート酸化膜、４１ｄボリシリコンゲート電極２を
マスクとしてイオン注入によって形威された低濃度ドレ
イン拡散層である。６はポリシリコンゲート電Ｗｉ２の
側壁に自己整合的につくられた二酸化シリコン膜からな
るサイドウオール、６はサイドウオール５の形或後イオ
ン注入して形或された高濃度ドレイン拡散層、７は層間
絶縁膜、８かよび９は層間絶縁膜を開孔しアルミを付着
させたソース電極およびドレイン電極である。
以上のように構戒された従来のＬＤＤ構造のドレイン耐
圧について説明する。
圧について説明する。
ゲート電位がゲートしきい電圧以下の場合ドレイン耐圧
はフィールド酸化膜下の基板濃度が通常高めてあるため
、トランジスタの周囲部分でのドレイン拡散層−基板間
のアパランシェブレークダウンによって決定される。ゲ
ート電位がしきい電圧以上となうドレイン電流を流した
状態ではドレイン耐圧は上述の７パランシェブレークダ
ウン電圧よシ・も低い値となることが観測される。これ
はソース（ｎ型）一基板（ｐ型）一ドレイン（ｎ型）間
の寄生バイボーラ効果が働くためと考えられる。
はフィールド酸化膜下の基板濃度が通常高めてあるため
、トランジスタの周囲部分でのドレイン拡散層−基板間
のアパランシェブレークダウンによって決定される。ゲ
ート電位がしきい電圧以上となうドレイン電流を流した
状態ではドレイン耐圧は上述の７パランシェブレークダ
ウン電圧よシ・も低い値となることが観測される。これ
はソース（ｎ型）一基板（ｐ型）一ドレイン（ｎ型）間
の寄生バイボーラ効果が働くためと考えられる。
すなわち、ドレイン近傍の強い電界によってチャンネル
を流れる電子がアパランシェ増倍され、生戒した正孔は
基板へ流れ込み基板電流となる。この基板電流がチャン
ネル直下の基板電位を浮き上がらせ寄生バイポーラトラ
ンジスタのベース電位を正にバイアスしてしまう。この
ためコレクタ電流ヲ流した場合のパイポーラトランジス
タのコレクタ耐圧同様、動作状態におけるＭＯＳトラン
ジスタのドレイン耐圧はカットオフ時の耐圧ようも低下
する。
を流れる電子がアパランシェ増倍され、生戒した正孔は
基板へ流れ込み基板電流となる。この基板電流がチャン
ネル直下の基板電位を浮き上がらせ寄生バイポーラトラ
ンジスタのベース電位を正にバイアスしてしまう。この
ためコレクタ電流ヲ流した場合のパイポーラトランジス
タのコレクタ耐圧同様、動作状態におけるＭＯＳトラン
ジスタのドレイン耐圧はカットオフ時の耐圧ようも低下
する。
上述のドレイン耐圧はゲート長を短くするほど寄生パイ
ボーフトランジスタの電流増幅率の増大につながｂ１低
下することが認められ、例えばグー｝長１．０μｍのＮ
チャンネＭトランジスタでカットオフ時１３ｖに対し動
作時のドレイン耐圧は約８ｖ程度となる。
ボーフトランジスタの電流増幅率の増大につながｂ１低
下することが認められ、例えばグー｝長１．０μｍのＮ
チャンネＭトランジスタでカットオフ時１３ｖに対し動
作時のドレイン耐圧は約８ｖ程度となる。
発明が解決しようとする課題
ところで代表的なＭＯ８半導体集積回路であるダイナミ
ックランダムアクセスメモリー（以下ＤＲＡＭと略す）
においては、メモリセルに情報として電源電圧を書き込
み／読み出しするためアクセストランジスタのゲートに
Ｉ／ｉ電源電圧以上の高電圧を印加する必要があシこの
高電圧はチップ内の周辺回路においてグートストラップ
回路を用いて生成されている。
ックランダムアクセスメモリー（以下ＤＲＡＭと略す）
においては、メモリセルに情報として電源電圧を書き込
み／読み出しするためアクセストランジスタのゲートに
Ｉ／ｉ電源電圧以上の高電圧を印加する必要があシこの
高電圧はチップ内の周辺回路においてグートストラップ
回路を用いて生成されている。
電源電圧以上に昇圧された高電圧がドレイン端子に印加
されるトランジスタとして上述の従来のＬＤＤ構造トラ
ンジスタが用いられた場合、時としてドレイン耐圧以上
の電圧がドレイン端子に印加され、過大電流が流れて集
積回路を破壊してしまうという欠点を有していた。破壊
されたヂバイスを物理解析した結果、複数個あるコンタ
クト窓の中の１個にかいて拡散層が熱的破壊を受けてい
ることが判明した。このことよシ複数個のコンタクト窓
のうち窓の形状．コンタクト抵抗等の違いによ９１個の
コンタクト窓に電流が集中して破壊に至ったものと考え
られる。
されるトランジスタとして上述の従来のＬＤＤ構造トラ
ンジスタが用いられた場合、時としてドレイン耐圧以上
の電圧がドレイン端子に印加され、過大電流が流れて集
積回路を破壊してしまうという欠点を有していた。破壊
されたヂバイスを物理解析した結果、複数個あるコンタ
クト窓の中の１個にかいて拡散層が熱的破壊を受けてい
ることが判明した。このことよシ複数個のコンタクト窓
のうち窓の形状．コンタクト抵抗等の違いによ９１個の
コンタクト窓に電流が集中して破壊に至ったものと考え
られる。
本発明は上記欠点に鑑み、１個のコンタクト窓に電流が
集中することを避けてデバイス破壊を防止し、信頼性を
飛躍的に向上させることのできる半導体集積回路を提供
するものである。
集中することを避けてデバイス破壊を防止し、信頼性を
飛躍的に向上させることのできる半導体集積回路を提供
するものである。
課題を解決するための手段
上記問題点を解決するために、本発明の半導体集積回路
は、高電圧が印加されるトランジスタのドレイン拡散層
がＬＤＤ構造にかける低濃度拡散層のみから或Ｄ高濃度
拡散層を有しないことから構或されてｈる。
は、高電圧が印加されるトランジスタのドレイン拡散層
がＬＤＤ構造にかける低濃度拡散層のみから或Ｄ高濃度
拡散層を有しないことから構或されてｈる。
作 用
この構成によって、ドレイン端子のコンタクト窓よシチ
ャンネルに至るまでに直列抵抗が挿入され、この寄生直
列抵抗が１個のコンタクト窓に電流が集中することを防
止し、各コンタクト窓に均等に配分するようＶｃｆ＃〈
ため、集積回路を熱的破壊から保護することとなる。
ャンネルに至るまでに直列抵抗が挿入され、この寄生直
列抵抗が１個のコンタクト窓に電流が集中することを防
止し、各コンタクト窓に均等に配分するようＶｃｆ＃〈
ため、集積回路を熱的破壊から保護することとなる。
実施例
以下、本発明の一実確例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例にかける高電圧が印加される
トランジスタの構造断面図を示すものである。第１図に
おいて、１はｐ型シリコン基板、２はゲート長１μｍの
ポリシリコンゲート電極、３は厚さ２００人のゲート酸
化膜、４はリンのイオン注入で形或した不純物濃度Ｉ
Ｘ １ ０”ｒ’程度の低濃度ｎ型拡散層、６はＣＶＤ
法で蒸着の後異方性エッチングにようポリシリコンゲー
ト側壁に形或したサイドウォール、７はボロンとリンを
含む二酸化シリコン膜から或る層間絶縁膜、８およびｅ
は層間絶縁膜を開孔後アルミニウムで形或したソース電
極かよびドレイン電極である。６はドレイン領域をフォ
トレジストで覆って砒素をイオン注入して形戊した１０
２０α−３程度の不扁物濃度を有する高濃度ｎ型拡散層
でソース側のみに形或されている。なお高電圧の印加さ
れない回路のＮチャンネルトランジスタについては従来
のＬＤＤ構造とした。
トランジスタの構造断面図を示すものである。第１図に
おいて、１はｐ型シリコン基板、２はゲート長１μｍの
ポリシリコンゲート電極、３は厚さ２００人のゲート酸
化膜、４はリンのイオン注入で形或した不純物濃度Ｉ
Ｘ １ ０”ｒ’程度の低濃度ｎ型拡散層、６はＣＶＤ
法で蒸着の後異方性エッチングにようポリシリコンゲー
ト側壁に形或したサイドウォール、７はボロンとリンを
含む二酸化シリコン膜から或る層間絶縁膜、８およびｅ
は層間絶縁膜を開孔後アルミニウムで形或したソース電
極かよびドレイン電極である。６はドレイン領域をフォ
トレジストで覆って砒素をイオン注入して形戊した１０
２０α−３程度の不扁物濃度を有する高濃度ｎ型拡散層
でソース側のみに形或されている。なお高電圧の印加さ
れない回路のＮチャンネルトランジスタについては従来
のＬＤＤ構造とした。
以上のように本実施例ではＣＭＯＳ集積回路においては
工程数を増加させることなく、砒素注入用マスクを変更
するだけでドレインコンタクト窓よシチャンネルに至る
寄生抵抗を増加させ、高電圧印加による熱的破壊を防止
することができた。
工程数を増加させることなく、砒素注入用マスクを変更
するだけでドレインコンタクト窓よシチャンネルに至る
寄生抵抗を増加させ、高電圧印加による熱的破壊を防止
することができた。
なか本実施例では低濃度ドレイン拡散層にコンタクト窓
を通して直接アルミ電極を接触させたが、これではコン
タクト抵抗が高くなる欠点がある。
を通して直接アルミ電極を接触させたが、これではコン
タクト抵抗が高くなる欠点がある。
このためコンタクト窓の位置に高濃度拡散層を形成して
かくか或いはコンタクト窓を開孔の後、不純物を導入し
てコンタクト窓直下に高濃度拡散層を形或すればコンタ
クト抵抗を上げることなく所期の目的を達或することが
できる。
かくか或いはコンタクト窓を開孔の後、不純物を導入し
てコンタクト窓直下に高濃度拡散層を形或すればコンタ
クト抵抗を上げることなく所期の目的を達或することが
できる。
発明の”効果
以上のように本発明はドレイン端子に電源電圧以上の電
圧が印加されるＭＯＳトランジスタのドレイン拡散層を
ＬＤＤ構造における低濃度拡散層のみとすることにより
、寄生直列抵抗の働きで１コのコンタクト窓に電流が集
中して熱的破壊を起こすことを防止することができ、そ
の実用的効果は大なるものがある。
圧が印加されるＭＯＳトランジスタのドレイン拡散層を
ＬＤＤ構造における低濃度拡散層のみとすることにより
、寄生直列抵抗の働きで１コのコンタクト窓に電流が集
中して熱的破壊を起こすことを防止することができ、そ
の実用的効果は大なるものがある。
第１図は本発明の実施例にかけるＮチャンネルＭＯＳト
ランジスタの構造断面図、第２図は従来のＬＤＤ構造Ｎ
チャンネルＭＯＳトランジスタの構造断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ポリ
シリコンゲート電極、３・・・・・・ゲート酸化膜、４
・・・・・・低濃度ｎ型拡散層、６・・・・・・サイド
ウオール、６・・・・・・高濃度ｎ型拡散層、７・・・
・・・層間絶縁膜、８・・・・・・ソース電極、９・・
・・・・ドレイン電極。
ランジスタの構造断面図、第２図は従来のＬＤＤ構造Ｎ
チャンネルＭＯＳトランジスタの構造断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ポリ
シリコンゲート電極、３・・・・・・ゲート酸化膜、４
・・・・・・低濃度ｎ型拡散層、６・・・・・・サイド
ウオール、６・・・・・・高濃度ｎ型拡散層、７・・・
・・・層間絶縁膜、８・・・・・・ソース電極、９・・
・・・・ドレイン電極。
Claims (1)
- ドレイン端子に電源電圧以上の電圧が印加されるＮチャ
ンネルＭＯＳトランジスタを備え、前記ＭＯＳトランジ
スタのドレイン拡散層が低濃度ｎ型拡散層で形成されて
いることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155458A JPH0320081A (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155458A JPH0320081A (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0320081A true JPH0320081A (ja) | 1991-01-29 |
Family
ID=15606489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155458A Pending JPH0320081A (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0320081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770931A1 (fr) * | 1997-11-07 | 1999-05-14 | Fujitsu Ltd | Dispositif a semi-conducteur a circuit integre |
| CN1073280C (zh) * | 1995-03-22 | 2001-10-17 | 现代电子产业株式会社 | 制造ldd结构的mos晶体管的方法 |
| JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-06-16 JP JP1155458A patent/JPH0320081A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1073280C (zh) * | 1995-03-22 | 2001-10-17 | 现代电子产业株式会社 | 制造ldd结构的mos晶体管的方法 |
| FR2770931A1 (fr) * | 1997-11-07 | 1999-05-14 | Fujitsu Ltd | Dispositif a semi-conducteur a circuit integre |
| JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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