JPH0320086B2 - - Google Patents
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- Publication number
- JPH0320086B2 JPH0320086B2 JP58057479A JP5747983A JPH0320086B2 JP H0320086 B2 JPH0320086 B2 JP H0320086B2 JP 58057479 A JP58057479 A JP 58057479A JP 5747983 A JP5747983 A JP 5747983A JP H0320086 B2 JPH0320086 B2 JP H0320086B2
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- JP
- Japan
- Prior art keywords
- differential pair
- output
- differential
- gain
- pair
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は差動回路を用いた可変利得差動増幅回
路に関する。
路に関する。
従来可変利得増幅回路は個別部品で構成したり
混成集積回路で構成する例が多く、また集積回路
としても小規模のものしか実現されていなかつ
た。このため増幅回路間の結合は交流結合（コン
デンサやトランス）が多く採用されていた。
混成集積回路で構成する例が多く、また集積回路
としても小規模のものしか実現されていなかつ
た。このため増幅回路間の結合は交流結合（コン
デンサやトランス）が多く採用されていた。
最近集積回路の技術が進み、大規模回路が集積
化できるようになつているが、コンデンサやトラ
ンスは集積化が困難であり、従つて従来の回路は
大規模集積化には不適当である。
化できるようになつているが、コンデンサやトラ
ンスは集積化が困難であり、従つて従来の回路は
大規模集積化には不適当である。
本発明はモノリシツク大規模集積化に適し段間
を直接結合できる可変利得増幅回路を提供するこ
とを目的とする。
を直接結合できる可変利得増幅回路を提供するこ
とを目的とする。
また本発明は利得可変範囲を大きくできる増幅
回路を提供することを目的とする。
回路を提供することを目的とする。
さらにまた本発明は差動増幅回路に適用できる
可変利得増幅回路を提供することを目的とする。
可変利得増幅回路を提供することを目的とする。
本発明による差動増幅回路はトランジスタ対を
含む第１、第２および第３の差動対、第１および
第２の負荷抵抗、電流源および負帰還回路から少
なくとも構成され、第１の差動対の入力に信号電
圧を与え、第２の差動対の入力に負帰還回路の出
力を与え、第３の差動対の入力に利得制御信号を
与え、電流源の出力を第３の差動対に与え、第３
の差動対の一方の出力を第１の差動対に与え、第
３の差動対の他方の出力を第２の差動対に与え、
第１の差動対の一方の出力と第２の差動対の一方
の出力を第１の負荷抵抗に与え、第１の差動対の
他方の出力と第２の差動対の他方の出力を第２の
負荷抵抗に与える回路構成を有し、上記利得制御
信号を変化することによつて上記信号電圧が第１
および第２の負荷抵抗に伝達される利得を変化す
ることを特徴とする。
含む第１、第２および第３の差動対、第１および
第２の負荷抵抗、電流源および負帰還回路から少
なくとも構成され、第１の差動対の入力に信号電
圧を与え、第２の差動対の入力に負帰還回路の出
力を与え、第３の差動対の入力に利得制御信号を
与え、電流源の出力を第３の差動対に与え、第３
の差動対の一方の出力を第１の差動対に与え、第
３の差動対の他方の出力を第２の差動対に与え、
第１の差動対の一方の出力と第２の差動対の一方
の出力を第１の負荷抵抗に与え、第１の差動対の
他方の出力と第２の差動対の他方の出力を第２の
負荷抵抗に与える回路構成を有し、上記利得制御
信号を変化することによつて上記信号電圧が第１
および第２の負荷抵抗に伝達される利得を変化す
ることを特徴とする。
更に詳しく説明すれば利得制御信号Vcによつ
て制御される第３の差動対によつて電流源の電流
を任意に分流し、分流された二つの電流をそれぞ
れ第１の差動対および第２の差動対に与え、両者
の利得を相反的に可変としている。第１の差動対
は信号電圧を増幅し、第２の差動対は負帰還信号
を増幅し、二つの差動対が負荷抵抗を共有するこ
とによつて両信号を加算している。したがつて本
回路の総合利得Ａは第１の差動対の利得をA1、
第２の差動対の利得をA2、負帰還回路の利得を
βとすると次式で表わされる。
て制御される第３の差動対によつて電流源の電流
を任意に分流し、分流された二つの電流をそれぞ
れ第１の差動対および第２の差動対に与え、両者
の利得を相反的に可変としている。第１の差動対
は信号電圧を増幅し、第２の差動対は負帰還信号
を増幅し、二つの差動対が負荷抵抗を共有するこ
とによつて両信号を加算している。したがつて本
回路の総合利得Ａは第１の差動対の利得をA1、
第２の差動対の利得をA2、負帰還回路の利得を
βとすると次式で表わされる。
Ａ＝A1／１＋βA2
第１の差動対の電流を大きくし、第２の差動対
の電流を少なくすればA1が増加しA2が減少して
総合利得Ａは増加する。反対に第１の差動対の電
流を小さくし、第２の差動対の電流を大きくすれ
ばA1が減少しA2が増大して総合利得Ａは減少す
る。従つて利得制御信号Vcによつて総合利得Ａ
を制御できる。
の電流を少なくすればA1が増加しA2が減少して
総合利得Ａは増加する。反対に第１の差動対の電
流を小さくし、第２の差動対の電流を大きくすれ
ばA1が減少しA2が増大して総合利得Ａは減少す
る。従つて利得制御信号Vcによつて総合利得Ａ
を制御できる。
次に図面によつて本発明の実施例を説明する。
第１図は本発明による回路を構成するのに必要と
する回路要素の実施例を示す。第１図ａおよびｂ
は差動対の例であり、ａは二つのトランジスタの
みによつて構成した例で、１０１および１０２が
信号入力端、１０３および１０４が出力端、１０
５が電流入力端である。ｂは二つのトランジスタ
のエミツタを抵抗１０９および１１０を介して結
合した差動対の例であり、入出力端はａの場合と
全く同じである。尚両例共にNPNトランジスタ
で構成しているがPNPトランジスタ或はその他
の能動素子でも構成可能である。第１図ｃおよび
ｄは電流源の実施例である。ｃではトランジスタ
１１２、抵抗１１３およびダイオード１１４から
構成された電流源の構成例であり周知の回路であ
る（参考文献；中沢他訳アナログ集積回路近代科
学社）またｄは抵抗１１５のみで構成した電流源
の例でｃの場合より性能は劣るが十分実用になる
ものである。第１図ｅな負荷抵抗の例であり、単
純に抵抗１１７によつて構成されている。抵抗１
１７の一端は電源Vccに接続している。第１図ｆ
は負帰還回路の実施例を示す。１１８は入力端、
１１９は出力端であり、トランジスタ１２０およ
び抵抗１２３はエミツタフオロアを形成し、抵抗
１２１および抵抗１２２は減衰回路を形成する。
抵抗１２２の一端は電源VRに接続しているがこ
れは抵抗１２１に直流電流を流さないようにする
目的をもつている。この負帰還回路の利得βはエ
ミツタフオロアの利得を１とすれば抵抗１２１お
よび１２２の値で決り次式となる。
第１図は本発明による回路を構成するのに必要と
する回路要素の実施例を示す。第１図ａおよびｂ
は差動対の例であり、ａは二つのトランジスタの
みによつて構成した例で、１０１および１０２が
信号入力端、１０３および１０４が出力端、１０
５が電流入力端である。ｂは二つのトランジスタ
のエミツタを抵抗１０９および１１０を介して結
合した差動対の例であり、入出力端はａの場合と
全く同じである。尚両例共にNPNトランジスタ
で構成しているがPNPトランジスタ或はその他
の能動素子でも構成可能である。第１図ｃおよび
ｄは電流源の実施例である。ｃではトランジスタ
１１２、抵抗１１３およびダイオード１１４から
構成された電流源の構成例であり周知の回路であ
る（参考文献；中沢他訳アナログ集積回路近代科
学社）またｄは抵抗１１５のみで構成した電流源
の例でｃの場合より性能は劣るが十分実用になる
ものである。第１図ｅな負荷抵抗の例であり、単
純に抵抗１１７によつて構成されている。抵抗１
１７の一端は電源Vccに接続している。第１図ｆ
は負帰還回路の実施例を示す。１１８は入力端、
１１９は出力端であり、トランジスタ１２０およ
び抵抗１２３はエミツタフオロアを形成し、抵抗
１２１および抵抗１２２は減衰回路を形成する。
抵抗１２２の一端は電源VRに接続しているがこ
れは抵抗１２１に直流電流を流さないようにする
目的をもつている。この負帰還回路の利得βはエ
ミツタフオロアの利得を１とすれば抵抗１２１お
よび１２２の値で決り次式となる。
β＝R0／R0＋R1
但しR1は抵抗１２１の値、R0は抵抗１２２の
値である。
値である。
第２図は本発明による回路の一実施例を示す。
第１、第２および第３の差動対２０１，２０２お
よび２０３、第１および第２の負荷抵抗２０４お
よび２０５電流源２０６、負帰還回路２０７が含
まれる。信号電圧Viは端子２０８，２０９から第
１の差動対２０１に入力される。利得制御信号
Vcは端子２１０，２１１から第３の差動対２０
３に入力される。負帰還回路２０７の出力は端子
２１６，２１７から第２の差動対に入力される。
本回路の出力電圧は負帰還回路２０７のエミツタ
フオロアから端子２１２，２１３によりとりださ
れている。
第１、第２および第３の差動対２０１，２０２お
よび２０３、第１および第２の負荷抵抗２０４お
よび２０５電流源２０６、負帰還回路２０７が含
まれる。信号電圧Viは端子２０８，２０９から第
１の差動対２０１に入力される。利得制御信号
Vcは端子２１０，２１１から第３の差動対２０
３に入力される。負帰還回路２０７の出力は端子
２１６，２１７から第２の差動対に入力される。
本回路の出力電圧は負帰還回路２０７のエミツタ
フオロアから端子２１２，２１３によりとりださ
れている。
電流源２０６の出力電流Ipは利得制御信号Vcに
よつて制御される第３の差動対２０３によつて二
つに分流され出力２１４および２１５となる。出
力２１４の電流I1、出力２１５の電流をI2（但しI1
＋I2＝I0）とすると I1＝eVC/VT／１＋eVC/VT I2＝１／１＋eVC/VT と表わされる。但しVTは熱電圧で常温で約26ｍ
Ｖである（参考文献；前掲）。これらの電流によ
つて駆動される第１の差動対２０１および第２の
差動対２０２の利得A1およびA2はそれぞれ次式
で表わされる。
よつて制御される第３の差動対２０３によつて二
つに分流され出力２１４および２１５となる。出
力２１４の電流I1、出力２１５の電流をI2（但しI1
＋I2＝I0）とすると I1＝eVC/VT／１＋eVC/VT I2＝１／１＋eVC/VT と表わされる。但しVTは熱電圧で常温で約26ｍ
Ｖである（参考文献；前掲）。これらの電流によ
つて駆動される第１の差動対２０１および第２の
差動対２０２の利得A1およびA2はそれぞれ次式
で表わされる。
A1＝Rc／2VT／I1＋RE1 A2＝Rc／2VT／I1＋RE2
但しRcは第１および第２の負荷抵抗の値（等
しいとする）であり、RE1は第１の差動対のエミ
ツタ側の抵抗の値、RE2は第２の差動対のエミツ
タ側の抵抗の値である。従つて総合利得Ａは次式
となる。
しいとする）であり、RE1は第１の差動対のエミ
ツタ側の抵抗の値、RE2は第２の差動対のエミツ
タ側の抵抗の値である。従つて総合利得Ａは次式
となる。
Ａ＝A1／１＋βA2＝RC／2VT／I1＋RE1／１＋β
RC／2VT／I1＋RE2 I1とI2は利得制御信号Vcによつて任意に制御で
きるので総合利得Ａを制御できる。
RC／2VT／I1＋RE2 I1とI2は利得制御信号Vcによつて任意に制御で
きるので総合利得Ａを制御できる。
具体的設計例として最大利得Amax＝10、最小
利得Amin＝２が要求されている場合を考える。
最大利得Amaxは利得制御信号Vcが最大のとき
すなわちVc＝0.5v位で第３の差動対の一方の出力
I1が最大（I0）となり他方の出力I2が最小〓とな
る場合とすれば次式となる。
利得Amin＝２が要求されている場合を考える。
最大利得Amaxは利得制御信号Vcが最大のとき
すなわちVc＝0.5v位で第３の差動対の一方の出力
I1が最大（I0）となり他方の出力I2が最小〓とな
る場合とすれば次式となる。
Amax＝A1＝Rc／2VT／I0＋RE1
I0＝２ｍＡ、Rc＝500ΩとすればRE1＝24Ωとな
る。
る。
次に最小利得Aminは利得制御信号Vcが０のと
き、すなわち第３の差動対の二つの出力I1とI2が
等しいとき（I1＝I2＝1/2I0）に設定すれば Amin＝RC／4VT／I0＋RE1／１＋βRC／
4VT／I0＋RE2 β＝1/2とすればRE2＝385Ωとなる。以上の定
数によつて回路を構成すれば利得制御電圧Vcを
0vから＋0.5v程度まで変化することによつて総合
利得Ａは２倍から10倍まで変化できる。尚上述の
実施例では第１、第２および第３の差動対の入力
に与える信号電圧、負帰還回路の出力信号および
利得制御信号を平衡信号として与えているが、不
平衡信号として与えることも可能である。この場
合にはそれぞれの差動対の一方の入力に信号を与
え他方の入力に適当な基準バイアス電圧を与えれ
ばよい。
き、すなわち第３の差動対の二つの出力I1とI2が
等しいとき（I1＝I2＝1/2I0）に設定すれば Amin＝RC／4VT／I0＋RE1／１＋βRC／
4VT／I0＋RE2 β＝1/2とすればRE2＝385Ωとなる。以上の定
数によつて回路を構成すれば利得制御電圧Vcを
0vから＋0.5v程度まで変化することによつて総合
利得Ａは２倍から10倍まで変化できる。尚上述の
実施例では第１、第２および第３の差動対の入力
に与える信号電圧、負帰還回路の出力信号および
利得制御信号を平衡信号として与えているが、不
平衡信号として与えることも可能である。この場
合にはそれぞれの差動対の一方の入力に信号を与
え他方の入力に適当な基準バイアス電圧を与えれ
ばよい。
本発明による可変利得差動増幅回路は次の特長
がある。
がある。
(1) 差動型であるため良好なＳ／Ｎおよび安定動
作が得られる。
作が得られる。
(2) 負帰還によつて利得を制御しているので良好
な周波数特性が得られる。
な周波数特性が得られる。
(3) 差動対を効果的に利用したため利得制御によ
つて出力電圧の直流レベルが変化しない。した
がつて多段直流結合が可能であり高集積化に適
す。
つて出力電圧の直流レベルが変化しない。した
がつて多段直流結合が可能であり高集積化に適
す。
第１図は本発明による回路を構成するための回
路要素の実施例を示し、第２図は本発明による回
路の一実施例を示す。 ２０１，２０２，２０３；差動対、２０４，２
０５；負荷抵抗、２０６；電流源、２０７；負帰
還回路。
路要素の実施例を示し、第２図は本発明による回
路の一実施例を示す。 ２０１，２０２，２０３；差動対、２０４，２
０５；負荷抵抗、２０６；電流源、２０７；負帰
還回路。
Claims (1)
- １ トランジスタ対を含む第１、第２および第３
の差動対、第１および第２の負荷抵抗、電流源、
および負帰還回路から少なくとも構成され、第１
の差動対の入力間に入力信号電圧は与えるも負帰
還回路の出力は与えず、第２の差動対の入力に負
帰還回路の出力は与えるも入力信号電圧は与え
ず、第３の差動対の入力に利得制御信号を与え、
電流源の出力を第３の差動対に与え、第３の差動
対の一方の出力を第１の差動対に与え、第３の差
動対の他方の出力を第２の差動対に与え、第１の
差動対の一方の出力と第２の差動対の一方の出力
を第１の負荷抵抗に与え、第１の差動対の他方の
出力と第２の差動対の他方の出力を第２の負荷抵
抗に与える回路構成を有し、上記利得制御信号を
変化することによつて第３の差動対の両出力の電
流配分比を変化させることを特徴とする可変利得
差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5747983A JPS59183514A (ja) | 1983-04-01 | 1983-04-01 | 可変利得差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5747983A JPS59183514A (ja) | 1983-04-01 | 1983-04-01 | 可変利得差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59183514A JPS59183514A (ja) | 1984-10-18 |
| JPH0320086B2 true JPH0320086B2 (ja) | 1991-03-18 |
Family
ID=13056842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5747983A Granted JPS59183514A (ja) | 1983-04-01 | 1983-04-01 | 可変利得差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183514A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691390B2 (ja) * | 1988-05-02 | 1994-11-14 | 株式会社東芝 | 増幅器 |
| JP2649207B2 (ja) * | 1993-07-19 | 1997-09-03 | 大成建設株式会社 | 複数鉄筋類の開先合わせ治具 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5841694B2 (ja) * | 1974-07-02 | 1983-09-13 | 株式会社東芝 | ザツオンジヨキヨカイロ |
-
1983
- 1983-04-01 JP JP5747983A patent/JPS59183514A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59183514A (ja) | 1984-10-18 |
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