JPH03201036A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03201036A JPH03201036A JP1340217A JP34021789A JPH03201036A JP H03201036 A JPH03201036 A JP H03201036A JP 1340217 A JP1340217 A JP 1340217A JP 34021789 A JP34021789 A JP 34021789A JP H03201036 A JPH03201036 A JP H03201036A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- mode
- evaluation
- access time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、内部メモリを有し、外部メモリともアクセ
スが可能なマイクロコンピュータに関する。
スが可能なマイクロコンピュータに関する。
第２図は従来のマイクロコンピュータを示したブロック
構成図である。
構成図である。
同図に示すように、マイクロコンピュータ１はＲＯＭ等
の内部メモリ２を内蔵している。マイクロコンピュータ
１中の図示しないＣＰＵは、イネーブル信号制御回路３
より出力されるイネーブル信号Ｓ３がＬレベル期間中に
内部メモリ２とアクセスする。また、ＣＰＵは外部メモ
リ５ともアクセス可能であり、内部メモリ２と同様、外
部端子Ｐ２を介して与えられるイネーブル信号Ｓ３のＬ
レベル期間中に外部メモリ５にアクセスする。
の内部メモリ２を内蔵している。マイクロコンピュータ
１中の図示しないＣＰＵは、イネーブル信号制御回路３
より出力されるイネーブル信号Ｓ３がＬレベル期間中に
内部メモリ２とアクセスする。また、ＣＰＵは外部メモ
リ５ともアクセス可能であり、内部メモリ２と同様、外
部端子Ｐ２を介して与えられるイネーブル信号Ｓ３のＬ
レベル期間中に外部メモリ５にアクセスする。
モードレジスタ４には、モードデータＤ４が格納されて
おり、このモードデータＤ４は外部端子Ｐ１を介して外
部より外部入力信号Ｓ４を入力することにより設定可能
である。
おり、このモードデータＤ４は外部端子Ｐ１を介して外
部より外部入力信号Ｓ４を入力することにより設定可能
である。
イネーブル信号制御回路３は、通常、実使用状態におい
て、アクセスするアドレスに基づき、アクセスするメモ
リが内部メモリ２であるか外部メモリ５であるかを判断
し、アクセスするメモリが内部メモリ２である場合、イ
ネーブル信号Ｓ３のＬレベル期間を比較的短くし高速ア
クセスを行い、一方、アクセスするメモリが外部メモリ
５である場合、イネーブル信号Ｓ３のＬレベル期間を比
較的長くし低速アクセスを行う、自動アクセス時間変更
機能を有している。
て、アクセスするアドレスに基づき、アクセスするメモ
リが内部メモリ２であるか外部メモリ５であるかを判断
し、アクセスするメモリが内部メモリ２である場合、イ
ネーブル信号Ｓ３のＬレベル期間を比較的短くし高速ア
クセスを行い、一方、アクセスするメモリが外部メモリ
５である場合、イネーブル信号Ｓ３のＬレベル期間を比
較的長くし低速アクセスを行う、自動アクセス時間変更
機能を有している。
この自動アクセス時間変更機能により、高速動作を行う
ＣＰＵに、比較的低速動作の外部メモリ５の接続を可能
にしている。
ＣＰＵに、比較的低速動作の外部メモリ５の接続を可能
にしている。
また、マイクロコンピュータ１は、ＲＯＭ等の内部メモ
リ２に書込むプログラムを開発する時に利用されるエバ
リューニージョンモードを有している。エバリューニー
ジョンモードになると、ＣＰＵがアクセスするメモリが
全て外部メモリ５に設定される。したがって、実使用状
態では内部メモリ２に割り当てられたアドレスも、外部
メモリ５の領域５ａに割り当てられる。そして、前述し
たイネーブル信号制御回路３の自動アクセス時間変更機
能が不能状態となり、強制的にメモリアクセスは、イネ
ーブル信号Ｓ３のＬレベル期間を比較的長くして低速で
行われる。
リ２に書込むプログラムを開発する時に利用されるエバ
リューニージョンモードを有している。エバリューニー
ジョンモードになると、ＣＰＵがアクセスするメモリが
全て外部メモリ５に設定される。したがって、実使用状
態では内部メモリ２に割り当てられたアドレスも、外部
メモリ５の領域５ａに割り当てられる。そして、前述し
たイネーブル信号制御回路３の自動アクセス時間変更機
能が不能状態となり、強制的にメモリアクセスは、イネ
ーブル信号Ｓ３のＬレベル期間を比較的長くして低速で
行われる。
ここで、マイクロコンピュータ１が実使用時に、内部メ
モリ２を用い、さらに、空きアドレス空間に外部メモリ
５の領域５ｂを接続する場合を想定して、エバリューニ
ージョンモードを利用してプログラム開発を行う場合を
考える。
モリ２を用い、さらに、空きアドレス空間に外部メモリ
５の領域５ｂを接続する場合を想定して、エバリューニ
ージョンモードを利用してプログラム開発を行う場合を
考える。
まず、所定の外部入力信号Ｓ４をモードレジスタ４に与
え、エバリューニージョンモードを指示するモードデー
タＤ４を、モードレジスタ４に格納する。すると、ＣＰ
Ｕのメモリアクセス時に、イネーブル信号制御回路３は
、イネーブル信号Ｓ３のＬレベル期間を比較的長くした
イネーブル信号Ｓ３を常に出力する。
え、エバリューニージョンモードを指示するモードデー
タＤ４を、モードレジスタ４に格納する。すると、ＣＰ
Ｕのメモリアクセス時に、イネーブル信号制御回路３は
、イネーブル信号Ｓ３のＬレベル期間を比較的長くした
イネーブル信号Ｓ３を常に出力する。
この状況下で、外部メモリ５の領域５ａ及び５ｂにプロ
グラムを書込み、随時ＣＰＵに外部メモリ５に格納され
たプログラムを実行させつつプログラム開発を行う。つ
まり、実使用状態に用いるＲＯＭ等の内部メモリ２のア
ドレス空間に、外部メモリ５の領域５ａを置き換えてプ
ログラム開発が行われる。
グラムを書込み、随時ＣＰＵに外部メモリ５に格納され
たプログラムを実行させつつプログラム開発を行う。つ
まり、実使用状態に用いるＲＯＭ等の内部メモリ２のア
ドレス空間に、外部メモリ５の領域５ａを置き換えてプ
ログラム開発が行われる。
従来のマイクロコンピュータは以上のように構成されて
おり、プログラム開発用のエバリューニージョンモード
を有しており、エバリューニージョンモードになると、
ＣＰＵがアクセスするメモリが全て外部メモリ５に設定
されると共に、イネーブル信号制御回路３の自動アクセ
ス時間変更機能は不能状態となり、アクセス時間は、常
にイネーブル信号Ｓ３のＬレベル期間を比較的長く設定
することにより、強制的に低速で行われる。
おり、プログラム開発用のエバリューニージョンモード
を有しており、エバリューニージョンモードになると、
ＣＰＵがアクセスするメモリが全て外部メモリ５に設定
されると共に、イネーブル信号制御回路３の自動アクセ
ス時間変更機能は不能状態となり、アクセス時間は、常
にイネーブル信号Ｓ３のＬレベル期間を比較的長く設定
することにより、強制的に低速で行われる。
したがって、実使用状態では、高速アクセス可能な内部
メモリ２にアクセスするアドレスに割当てられた外部メ
モリ５の領域５ａへのアクセスも、エバリユエーシンモ
ード時は低速で行われることになる。このため、エバリ
ューニージョンモードにおいて実行されるプログラムの
、時間的実行評価が正しくできないという問題点があっ
た。
メモリ２にアクセスするアドレスに割当てられた外部メ
モリ５の領域５ａへのアクセスも、エバリユエーシンモ
ード時は低速で行われることになる。このため、エバリ
ューニージョンモードにおいて実行されるプログラムの
、時間的実行評価が正しくできないという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たもので、時間的実行評価を正しく行うことのできる、
プログラム開発用のエバリューニージョンモードを有す
るマイクロコンピュータを得ることを目的とする。
たもので、時間的実行評価を正しく行うことのできる、
プログラム開発用のエバリューニージョンモードを有す
るマイクロコンピュータを得ることを目的とする。
この発明にかかるマイクロコンピュータは、内部メモリ
を有し、外部メモリともアクセスが可能であって、外部
より入力可能で、エバリユエーションモードを指示する
第１のモードデータを格納する第１のモードレジスタと
、エバリユエーションモード中に、実使用状態に適合し
た、メモリへのアクセス時間を指示する第２のモードデ
ータを格納する第２のモードレジスタと、前記第１のモ
ードデータに基づき、外部メモリとアクセスするＣＰＵ
と、前記第２のモードデータに基づき、実使用状態に適
合した前記ＣＰＵのメモリへのアクセス時間を制御する
メモリアクセス時間制御手段とを備えて構成されている
。
を有し、外部メモリともアクセスが可能であって、外部
より入力可能で、エバリユエーションモードを指示する
第１のモードデータを格納する第１のモードレジスタと
、エバリユエーションモード中に、実使用状態に適合し
た、メモリへのアクセス時間を指示する第２のモードデ
ータを格納する第２のモードレジスタと、前記第１のモ
ードデータに基づき、外部メモリとアクセスするＣＰＵ
と、前記第２のモードデータに基づき、実使用状態に適
合した前記ＣＰＵのメモリへのアクセス時間を制御する
メモリアクセス時間制御手段とを備えて構成されている
。
この発明おけるメモリアクセス時間制御手段は、第２の
モードデータに基づき、エバリユエーションモード中に
実使用状態に適合した、ＣＰＵのメモリへのアクセス時
間を制御する。一方、ＣＰＵは第１のモードデータに基
づき、外部のメモリとアクセスする。
モードデータに基づき、エバリユエーションモード中に
実使用状態に適合した、ＣＰＵのメモリへのアクセス時
間を制御する。一方、ＣＰＵは第１のモードデータに基
づき、外部のメモリとアクセスする。
従って、エバリユエーションモード時にＣＰＵが外部の
メモリにアクセスしても、実使用状態に適合したＣＰＵ
のメモリへのアクセス時間が制御される。
メモリにアクセスしても、実使用状態に適合したＣＰＵ
のメモリへのアクセス時間が制御される。
第１図はこの発明の一実施例であるマイクロコンピュー
タを示すブロック図である。
タを示すブロック図である。
同図に示すように、マイクロコンピュータ１はモードレ
ジスタ４′に加え、モードレジスタ６を有している。モ
ードレジスタ６には、モードデータＤ６が格納されてお
り、このモードデータＤ６は図示しないＣＰＵに所定の
プログラムを実行させることにより設定可能である。そ
して、イネーブル信号制御回路３のイネーブル信号Ｓ３
のＬレベル期間は、モードレジスタ６に格納されたモー
ドデータＤ６に基づき決定される。
ジスタ４′に加え、モードレジスタ６を有している。モ
ードレジスタ６には、モードデータＤ６が格納されてお
り、このモードデータＤ６は図示しないＣＰＵに所定の
プログラムを実行させることにより設定可能である。そ
して、イネーブル信号制御回路３のイネーブル信号Ｓ３
のＬレベル期間は、モードレジスタ６に格納されたモー
ドデータＤ６に基づき決定される。
また、モードレジスタ４′にはモードデータＤ４′が格
納されており、このモードデータＤ４’は外部端子ＰＬ
’を介して外部より外部入力信号Ｓ４’を入力すること
により設定可能である。
納されており、このモードデータＤ４’は外部端子ＰＬ
’を介して外部より外部入力信号Ｓ４’を入力すること
により設定可能である。
イネーブル信号制御回路３は、アクセスするアドレスに
基づき、実使用状態にアクセスするメモリが内部メモリ
２であると判定して、イネーブル信号Ｓ３のＬレベル期
間を比較的短くし高速アクセスを行ったり、実使用状態
時にアクセスするメモリが外部メモリ５であると判定し
て、イネーブル信号Ｓ３のＬレベル期間を比較的長くし
低速アクセスを行う、自動アクセス時間変更機能を有し
ている。この自動アクセス時間変更機能は、モードレジ
スタ６にはモードデータＤ６が所定の値に設定された場
合に実行される。なお、他の構成は従来と同様であるた
め、説明は省略する。
基づき、実使用状態にアクセスするメモリが内部メモリ
２であると判定して、イネーブル信号Ｓ３のＬレベル期
間を比較的短くし高速アクセスを行ったり、実使用状態
時にアクセスするメモリが外部メモリ５であると判定し
て、イネーブル信号Ｓ３のＬレベル期間を比較的長くし
低速アクセスを行う、自動アクセス時間変更機能を有し
ている。この自動アクセス時間変更機能は、モードレジ
スタ６にはモードデータＤ６が所定の値に設定された場
合に実行される。なお、他の構成は従来と同様であるた
め、説明は省略する。
マイクロコンピュータ１は、従来同様、内部メモリ２に
書込むプログラムを開発する時に利用されるエバリュー
ニージョンモードを有している。
書込むプログラムを開発する時に利用されるエバリュー
ニージョンモードを有している。
エバリューニージョンモードになると、ＣＰＵがアクセ
スするメモリが全て外部メモリ５に設定される。したが
って、実使用状態では内部メモリ２に割り当てられたア
ドレスも、外部メモリ５の領域５ａに割り当てられる。
スするメモリが全て外部メモリ５に設定される。したが
って、実使用状態では内部メモリ２に割り当てられたア
ドレスも、外部メモリ５の領域５ａに割り当てられる。
しかしながら、前述したように、エバリユエーションモ
ードに設定されても、イネーブル信号制御回路３の自動
アクセス時間変更機能は不能状態とならず、モードレジ
スタ６に所定のモードブタＤ６を書込むことにより、実
行することができる。
ードに設定されても、イネーブル信号制御回路３の自動
アクセス時間変更機能は不能状態とならず、モードレジ
スタ６に所定のモードブタＤ６を書込むことにより、実
行することができる。
ここで、マイクロコンピュータ１が実使用時に、内部メ
モリ２を用い、さらに、空きアドレス空間に外部メモリ
５の領域５ｂを接続する場合を想定して、エバリューニ
ージョンモードを利用してプログラム開発を行う場合を
考える。
モリ２を用い、さらに、空きアドレス空間に外部メモリ
５の領域５ｂを接続する場合を想定して、エバリューニ
ージョンモードを利用してプログラム開発を行う場合を
考える。
まず、所定の外部人力信号Ｓ４’をモードレジスタ４′
に与え、エバリューニージョンモードを指示するモード
データＤ４’を、モードレジスタ４′に格納する。する
と、ＣＰＵは全てのアドレスに対して外部メモリ５にア
クセスするようになる。一方、モードレジスタ６に、自
動アクセス時間変更機能を指示するモードデータ６を格
納する命令を、開発中のプログラム内に書込むことによ
り、プログラム実行時に自動アクセス時間変更機能が設
定されるようにする。
に与え、エバリューニージョンモードを指示するモード
データＤ４’を、モードレジスタ４′に格納する。する
と、ＣＰＵは全てのアドレスに対して外部メモリ５にア
クセスするようになる。一方、モードレジスタ６に、自
動アクセス時間変更機能を指示するモードデータ６を格
納する命令を、開発中のプログラム内に書込むことによ
り、プログラム実行時に自動アクセス時間変更機能が設
定されるようにする。
この状況下で、外部メモリ５の領域５ａ及び５ｂにプロ
グラムを書込み、随時ＣＰＵに外部メモリ５に格納され
たプログラムを実行させつつプログラム開発を行う。つ
まり、実使用状態に用いるＲＯＭ等の内部メモリ２のア
ドレス空間に、外部メモリ５の領域５ａを置き換えてプ
ログラム開発が行われる。
グラムを書込み、随時ＣＰＵに外部メモリ５に格納され
たプログラムを実行させつつプログラム開発を行う。つ
まり、実使用状態に用いるＲＯＭ等の内部メモリ２のア
ドレス空間に、外部メモリ５の領域５ａを置き換えてプ
ログラム開発が行われる。
この時、自動アドレス変更機能が働くことにより、実使
用状態において、アクセスするメモリが内部メモリ２に
相当する外部メモリの領域５ａの場合、イネーブル信号
Ｓ３のＬレベル期間を比較的短くし高速アクセスを行い
、一方、実使用時もアクセスするメモリが、外部メモリ
５である場合、すなわち外部メモリの領域５ｂアクセス
する場合、イネーブル信号Ｓ３のＬレベル期間を比較的
長くし低速アクセスを行う。
用状態において、アクセスするメモリが内部メモリ２に
相当する外部メモリの領域５ａの場合、イネーブル信号
Ｓ３のＬレベル期間を比較的短くし高速アクセスを行い
、一方、実使用時もアクセスするメモリが、外部メモリ
５である場合、すなわち外部メモリの領域５ｂアクセス
する場合、イネーブル信号Ｓ３のＬレベル期間を比較的
長くし低速アクセスを行う。
つマリ、エバリューニージョンモードになっても、実使
用状態では、高速アクセス可能な内部メモリ２にアクセ
スするアドレスに割当てられた外部メモリ５の領域５ａ
へのアクセスは高速で行われることになる。その結果、
エバリューニージョンモードにおいて実行されるプログ
ラムの時間的実行評価を正しく行なうことができる。
用状態では、高速アクセス可能な内部メモリ２にアクセ
スするアドレスに割当てられた外部メモリ５の領域５ａ
へのアクセスは高速で行われることになる。その結果、
エバリューニージョンモードにおいて実行されるプログ
ラムの時間的実行評価を正しく行なうことができる。
このヨウに、エバリユエーションモードを指示するモー
ドデータＤ４’ を格納するモードレジスタ４′と、実
使用状態に適合したメモリへのアクセス時間を指示する
モードデータＤ６を格納するモードレジスタ６とをそれ
ぞれ独立して設けることにより、エバリューニージョン
モードであっても、実使用状態を想定してメモリアクセ
スを行うことができるため、実行されるプログラムの時
間的実行評価を正しく行うことができる。
ドデータＤ４’ を格納するモードレジスタ４′と、実
使用状態に適合したメモリへのアクセス時間を指示する
モードデータＤ６を格納するモードレジスタ６とをそれ
ぞれ独立して設けることにより、エバリューニージョン
モードであっても、実使用状態を想定してメモリアクセ
スを行うことができるため、実行されるプログラムの時
間的実行評価を正しく行うことができる。
なお、実使用時に内部メモリ２のみを用いる場合を想定
して、エバリューニージョンモードを利用してプログラ
ム開発を行う場合は、所定の外部人力信号Ｓ４’ をモ
ードレジスタ４′に与え、エバリューニージョンモード
を指示するモードデータＤ４’ をモードレジスタ４′
に格納し、実使用状態に適合した、内部メモリ２用のア
クセス時間を指示するモードデータＤ６をモードレジス
タ６に格納するように、開発中のプログラム内に書込め
ばよい。
して、エバリューニージョンモードを利用してプログラ
ム開発を行う場合は、所定の外部人力信号Ｓ４’ をモ
ードレジスタ４′に与え、エバリューニージョンモード
を指示するモードデータＤ４’ をモードレジスタ４′
に格納し、実使用状態に適合した、内部メモリ２用のア
クセス時間を指示するモードデータＤ６をモードレジス
タ６に格納するように、開発中のプログラム内に書込め
ばよい。
また、実使用時に外部メモリ５のみを用いる場合ヲ想定
して、エバリューニージョンモードを利用してプログラ
ム開発を行う場合は、所定の外部人力信号Ｓ４’ をモ
ードレジスタ４′に与え、エバリューニージョンモード
を指示するモードブタＤ４’をモードレジスタ４′に格
納し、実使用状態に適合した、外部メモリ５用のアクセ
ス時間を指示するモードデータＤ６をモードレジスタ６
に格納するように、開発中のプログラム内に書込めばよ
い。
して、エバリューニージョンモードを利用してプログラ
ム開発を行う場合は、所定の外部人力信号Ｓ４’ をモ
ードレジスタ４′に与え、エバリューニージョンモード
を指示するモードブタＤ４’をモードレジスタ４′に格
納し、実使用状態に適合した、外部メモリ５用のアクセ
ス時間を指示するモードデータＤ６をモードレジスタ６
に格納するように、開発中のプログラム内に書込めばよ
い。
以上説明したように、この発明によれば、メモリアクセ
ス時間制御手段は、第２のモードデータに基づき、実使
用状態に適合したＣＰＵのメモリへのアクセス時間を制
御する。一方、ＣＰＵは第１のモードデータに基づき、
外部のメモリとアクセスする。
ス時間制御手段は、第２のモードデータに基づき、実使
用状態に適合したＣＰＵのメモリへのアクセス時間を制
御する。一方、ＣＰＵは第１のモードデータに基づき、
外部のメモリとアクセスする。
その結果、ＣＰＵが外部のメモリにアクセスするプログ
ラム開発用のエバリューニージョンモード時であっても
、実使用状態では内部メモリにアクセスする場合は、内
部メモリに応じたアクセス時間でアクセスさせることが
できるため、時間的実行評価を正しく行うことのできる
エバリューニージョンモードが実現できる。
ラム開発用のエバリューニージョンモード時であっても
、実使用状態では内部メモリにアクセスする場合は、内
部メモリに応じたアクセス時間でアクセスさせることが
できるため、時間的実行評価を正しく行うことのできる
エバリューニージョンモードが実現できる。
第１図はこの発明の一実施例であるマイクロコンピュー
タを示すブロック図、第２図は従来のマイクロコンピュ
ータを示すプロ・ツク図である。 阻において、１はマイクロコンピュータ、２は内部メモ
リ、３はイネーブル信号制御回路、４′６はモードレジ
スタ、５は外部メモリである。 なお、各図中同一符号は同一または相当部分を示す。
タを示すブロック図、第２図は従来のマイクロコンピュ
ータを示すプロ・ツク図である。 阻において、１はマイクロコンピュータ、２は内部メモ
リ、３はイネーブル信号制御回路、４′６はモードレジ
スタ、５は外部メモリである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）内部メモリを有し、外部メモリともアクセスが可
能なマイクロコンピュータであって、外部より入力可能
で、エバリュエーションモードを指示する第１のモード
データを格納する第１のモードレジスタと、 エバリュエーションモード中に、実使用状態に適合した
、メモリへのアクセス時間を指示する第２のモードデー
タを格納する第２のモードレジスタと、 前記第１のモードデータに基づき、外部メモリとアクセ
スするＣＰＵと、 前記第２のモードデータに基づき、実使用状態に適合し
た前記ＣＰＵのメモリへのアクセス時間を制御するメモ
リアクセス時間制御手段とを備えたマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340217A JP2597409B2 (ja) | 1989-12-28 | 1989-12-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340217A JP2597409B2 (ja) | 1989-12-28 | 1989-12-28 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201036A true JPH03201036A (ja) | 1991-09-02 |
| JP2597409B2 JP2597409B2 (ja) | 1997-04-09 |
Family
ID=18334816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340217A Expired - Lifetime JP2597409B2 (ja) | 1989-12-28 | 1989-12-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597409B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6799157B1 (en) | 1999-03-23 | 2004-09-28 | Seiko Epson Corporation | Method for improving pin compatibility in microcomputer emulation equipment |
| KR100488630B1 (ko) * | 1997-05-12 | 2005-09-07 | 렉스마크 인터내셔널, 인코포레이티드 | 마이크로컨트롤러에의해액세스될베이스메모리를선택하기위한회로및방법과,내부메모리와외부메모리중의하나를베이스메모리로서선택하고액세스하기위한장치 |
| JP2009145325A (ja) * | 2007-10-22 | 2009-07-02 | Advantest Corp | 混合ビニングメモリによるヒストグラムの生成 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175043A (ja) * | 1987-12-28 | 1989-07-11 | Mitsubishi Electric Corp | 論理回路 |
| JPH01234947A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | プロセッサシステム |
-
1989
- 1989-12-28 JP JP1340217A patent/JP2597409B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175043A (ja) * | 1987-12-28 | 1989-07-11 | Mitsubishi Electric Corp | 論理回路 |
| JPH01234947A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | プロセッサシステム |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488630B1 (ko) * | 1997-05-12 | 2005-09-07 | 렉스마크 인터내셔널, 인코포레이티드 | 마이크로컨트롤러에의해액세스될베이스메모리를선택하기위한회로및방법과,내부메모리와외부메모리중의하나를베이스메모리로서선택하고액세스하기위한장치 |
| US6799157B1 (en) | 1999-03-23 | 2004-09-28 | Seiko Epson Corporation | Method for improving pin compatibility in microcomputer emulation equipment |
| JP2009145325A (ja) * | 2007-10-22 | 2009-07-02 | Advantest Corp | 混合ビニングメモリによるヒストグラムの生成 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2597409B2 (ja) | 1997-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4626986A (en) | Processor having plural initial loading programs for loading different operating systems | |
| US6282644B1 (en) | Apparatus and method for storing BIOS data of computer system | |
| JPH03201036A (ja) | マイクロコンピュータ | |
| JPH07302254A (ja) | マイクロコンピュータシステム | |
| JPS6319058A (ja) | メモリ装置 | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| JPH07191905A (ja) | 情報処理装置 | |
| JP2731618B2 (ja) | エミュレータ | |
| JP3481666B2 (ja) | プロセッサのメモリアクセス制御方法及び装置 | |
| JP2918570B2 (ja) | 中央演算処理装置 | |
| JPH0256644A (ja) | マイクロプロセッサ用デバッグ装置 | |
| JP3442972B2 (ja) | 情報処理装置および書き換え可能型不揮発性メモリの書き換え方法 | |
| JP2643803B2 (ja) | マイクロコンピュータ | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| JP2919841B2 (ja) | データ処理装置のテスト方法 | |
| JP3283505B2 (ja) | マイクロコンピュータ | |
| JPH0697435B2 (ja) | エバリエーションチップ | |
| JPS6223896B2 (ja) | ||
| JP2002318779A (ja) | デバイス装置とそのレジスタのアクセス方法 | |
| JPH05282232A (ja) | 装置制御機構 | |
| JPS58213353A (ja) | 強制ル−プ回路 | |
| JPS63317827A (ja) | メモリ制御回路 | |
| JPS63829B2 (ja) | ||
| JPH05282194A (ja) | メモリアクセス制御方式 | |
| JPS59167766A (ja) | メモリアクセス方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |