JPH05282232A - 装置制御機構 - Google Patents

Abstract

(57)【要約】 【目的】 制御プログラム情報の変更管理を容易とし、
修理用装置に対しても容易に適応可能とする。 【構成】 制御部１のＲＯＭ２にはバージョンコードメ
モリ６に設定される入出力インタフェース用ＬＳＩ５お
よび周辺回路系８各々のバージョンに対応した制御プロ
グラム情報が記憶されている。ＣＰＵ３はバージョンコ
ードメモリ６から入出力インタフェース用ＬＳＩ５およ
び周辺回路系８のバージョンコードを読込み、その内容
に応じて処理に用いる制御プログラム情報を決定する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は装置制御機構に関し、特に周辺回
路系などを制御する装置制御機構の制御方法に関する。

【０００２】

【従来技術】従来、この種の装置制御機構においては、
図４に示すように、周辺回路系８を制御する制御部１が
制御プログラム情報を記憶するＲＯＭ（リードオンリメ
モリ）２と、ＣＰＵ（マイクロプロセッサ）３と、制御
時に外部記憶メモリとして使用されるＲＡＭ（ランダム
アクセスメモリ）４と、周辺回路系８との間でデータの
やりとりを行うための入出力インタフェース用ＬＳＩ５
とから構成されている。ここで、周辺回路系８内には周
辺回路９〜１１が存在する。

【０００３】ＣＰＵ３は入出力インタフェース用ＬＳＩ
５の指定した夫々のアドレスにアクセスすることによっ
て、その指定された周辺回路系８内の周辺回路９〜１１
の状態を検知している。また、ＣＰＵ３はその検知出力
に基づいて行う別のアドレスへのデータ転送などによっ
て、周辺回路９〜１１に対するフィードバック制御やシ
ーケンシャル制御などを行っている。

【０００４】上記のような構成の装置に対して機能追加
や改良などの変更を行う場合、例えば入出力インタフェ
ース用ＬＳＩ５の改版などの変更を行うときには周辺回
路系８の追加または変更が行われる。そのため、入出力
インタフェース用ＬＳＩ５の指定アドレスの追加および
変更、あるいは信号検出方法としてのデータの整合や待
合せ時間などの変更が必要となる。

【０００５】よって、制御プログラム情報を記憶するＲ
ＯＭ２もその追加や変更に合わせて変更しなければなら
ない。この場合、ＲＯＭ２においては装置としての機能
追加や改良などの変更前のＲＯＭ２のプログラムと変更
後のＲＯＭ２のプログラムとのあいだで互換性が失われ
てしまう。

【０００６】一方、入出力インタフェース用ＬＳＩ５お
よび周辺回路系８の変更がなかった場合でも、ＲＯＭ２
のプログラム自体のバグなどによってＲＯＭ２のプログ
ラムに改良などを加えなければならない場合もある。

【０００７】このような従来の装置制御機構では、装置
を生産していく上で生産スパンが長ければ長いほど、周
辺回路系８の変更に伴う入出力インタフェース用ＬＳＩ
５の改版に合わせたＲＯＭ２のプログラムの変更やプロ
グラム自体のバグによるＲＯＭ２のプログラムの変更が
数多く行われる。

【０００８】そのため、ＲＯＭ２のプログラムは周辺回
路系８や入出力インタフェース用ＬＳＩ５の変更にとも
なって夫々の回路系毎に変更を加えなければならず、Ｒ
ＯＭ２のプログラム自体の装置バージョン毎の互換性が
失われるので、ＲＯＭ２のプログラムの変更管理が倍加
してしまうという問題がある。特に、ユーザから修理を
依頼された装置に対してはその装置のバージョンに対応
しなければならないため、適応が非常に面倒となる。

【０００９】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、制御プログラム情報の
変更管理を容易にすることができ、修理用装置に対して
も容易に適応することができる装置制御機構の提供を目
的とする。

【００１０】

【発明の構成】本発明による装置制御機構は、インタフ
ェース手段を介して接続された周辺回路を制御する装置
制御機構であって、前記インタフェース手段の改版を示
す複数のインタフェース手段のバージョン各々に対応す
るプログラムおよび前記周辺回路の変更を示す複数の周
辺回路のバージョン各々に対応するプログラムを格納す
る格納手段と、前記インタフェース手段の現在のバージ
ョンおよび前記周辺回路の現在のバージョンのうち少な
くとも一方を保持する保持手段と、前記保持手段の内容
に応じて前記格納手段から対応するプログラムを読出し
て動作するよう制御する制御手段とを設けたことを特徴
とする。

【００１１】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による装
置制御機構は制御部１の入出力インタフェース用ＬＳＩ
５内にバージョンコードメモリ６を設け、該バージョン
コードメモリ６にバージョンコード設定用スイッチ７か
らバージョンコードの設定を可能とした以外は図４に示
す従来例の構成と同様の構成となっており、同一構成要
素には同一符号を付してある。また、その同一構成要素
の動作は従来例の動作と同様である。

【００１３】図２は図１のバージョンコードメモリ６へ
のバージョンコードの設定方法を示す図である。図にお
いて、入出力インタフェース用ＬＳＩ５内に具備された
バージョンコードメモリ６は８ビットで構成され、その
内容はＣＰＵ３から読込み可能となっている。バージョ
ンコードメモリ６の上位４ビットには入出力インタフェ
ース用ＬＳＩ５のバージョンコードが設定され、下位４
ビットにはバージョンコード設定用スイッチ７から設定
された周辺回路系８のバージョンコードがハードウェア
的に固定設定されている。

【００１４】これによって、制御部１のＣＰＵ３はバー
ジョンコードメモリ６の内容から入出力インタフェース
用ＬＳＩ５のバージョンと周辺回路系８のバージョンと
を詳細に把握することができる。

【００１５】尚、制御部１のＲＯＭ２にはバージョンコ
ードメモリ６に設定される入出力インタフェース用ＬＳ
Ｉ５および周辺回路系８のバージョンに夫々対応した制
御プログラム情報が記憶されている。すなわち、ＲＯＭ
２には入出力インタフェース用ＬＳＩ５のイニシャライ
ズデータや周辺回路系８から得られる信号の検知手段お
よび処理手段などが予め各バージョンに対応したデータ
テーブルや分岐処理ルーチンなどのかたちで記憶されて
いる。

【００１６】図３は本発明の一実施例の動作を示すフロ
ーチャートである。これら図１〜図３を用いて本発明の
一実施例の動作について説明する。

【００１７】電源が投入されると（図３ステップ２
０）、ＣＰＵ３はモードを設定してからＲＯＭ２に記憶
されたデータのチェックおよびＲＡＭ４のメモリチェッ
クを行う（図３ステップ２１〜２３）。

【００１８】この後に、ＣＰＵ３はバージョンコードメ
モリ６から入出力インタフェース用ＬＳＩ５および周辺
回路系８のバージョンコードを読込み（図３ステップ２
４）、それらのバージョンコードをフラグデータとして
ＣＰＵ３内のＲＡＭレジスタ（図示せず）にセットする
（図３ステップ２５）。よって、ＣＰＵ３はこれ以降Ｒ
ＡＭレジスタの内容に応じて処理に用いる制御プログラ
ム情報を決定する。

【００１９】さらに、ＣＰＵ３はＲＡＭレジスタにセッ
トしたフラグデータによって入出力インタフェース用Ｌ
ＳＩ５のバージョンを判断し（図３ステップ２６）、そ
の判断結果にしたがってＲＯＭ２のイニシャライズデー
タテーブル１〜Ｎの中から入出力インタフェース用ＬＳ
Ｉ５のイニシャライズデータテーブルを選択する（図３
ステップ２７）。ＣＰＵ３は選択したイニシャライズデ
ータテーブルに基づいて入出力インタフェース用ＬＳＩ
５の制御用メモリ（図示せず）のイニシャライズを行う
（図３ステップ２８）。

【００２０】これ以降、例えば入出力インタフェース用
ＬＳＩ５に取込まれる周辺回路９〜１１の状態を検知す
る場合、ＣＰＵ３はＲＡＭレジスタにセットしたフラグ
データによって周辺回路系８のバージョンを判断する
（図３ステップ２９）。ＣＰＵ３はその判断結果にした
がって入出力インタフェース用ＬＳＩ５の検知用メモリ
アドレスや検知手段１〜Ｎの中からその検知に用いる検
知手段を選択実行し（図３ステップ３０）、プログラム
処理を行う。

【００２１】また、周辺回路９〜１１に対する処理を行
う場合にも、ＣＰＵ３はＲＡＭレジスタにセットしたフ
ラグデータによって周辺回路系８のバージョンを判断し
（図３ステップ３１）、その判断結果にしたがって入出
力インタフェース用ＬＳＩ５の処理設定用メモリアドレ
スや処理手段１〜Ｎの中からその処理に用いる処理手段
を選択実行し（図３ステップ３２）、プログラム処理を
行う。

【００２２】上述したような方法で、ＣＰＵ３は入出力
インタフェース用ＬＳＩ５および周辺回路系８に対する
フィードバック制御やシーケンシャル制御などを行う。
尚、ＣＰＵ３によってバージョンを判断するときにＲＡ
Ｍレジスタにセットしたフラグデータを用いているが、
バージョンコードメモリ６から直接バージョンコードを
読込んでバージョンの判断を行ってもよい。

【００２３】このように、入出力インタフェース用ＬＳ
Ｉ５および周辺回路系８の各バージョンに対応する制御
プログラム情報をＲＯＭ２に記憶しておき、ＣＰＵ３に
よる入出力インタフェース用ＬＳＩ５および周辺回路系
８に対する制御時にバージョンコードメモリ６に設定さ
れたバージョンコードに対応する制御プログラム情報を
ＲＯＭ２から読出して動作することによって、装置の製
造過程でＲＯＭ２に記憶されるプログラムの細かなバー
ジョンアップによる変更や入出力インタフェース用ＬＳ
Ｉ５のバージョンアップによる変更、および周辺回路系
８の変更に対するＲＯＭ２のプログラムを変更前と変更
後とにおいて互換性のあるプログラムにすることができ
る。つまり、ＲＯＭ２のプログラムのうち入出力インタ
フェース用ＬＳＩ５および周辺回路系８各々の変更に対
応する制御プログラム情報のみがそのバージョンに対応
して記憶されるので、プログラムの互換性を保つことが
できる。

【００２４】よって、周辺回路系８の変更毎に異なった
プログラムを管理し、バージョンアップの際に夫々異な
るプログラムを同じように修正する必要がなくなるの
で、該プログラムを開発するプログラマの作業量を軽減
することができる。これによって、制御プログラム情報
のより確実な変更が可能になるとともに、製造初期段階
に生産された装置が修理される際にも制御プログラム情
報を記憶するＲＯＭ２のバージョンアップを確実にかつ
単純に行うことができる。したがって、制御プログラム
情報の変更管理を容易にすることができ、修理用装置に
対してもその装置のバージョンに対応して容易に適応す
ることができる。

【００２５】

【発明の効果】以上説明したように本発明によれば、イ
ンタフェース手段の改版を示す複数のインタフェース手
段のバージョン各々に対応するプログラムおよび周辺回
路の変更を示す複数の周辺回路のバージョン各々に対応
するプログラムを夫々格納しておき、保持されたインタ
フェース手段の現在のバージョンおよび周辺回路の現在
のバージョンのうち少なくとも一方に対応するプログラ
ムを読出して動作するよう制御することによって、制御
プログラム情報の変更管理を容易にすることができ、修
理用装置に対しても容易に適応することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のバージョンコードメモリへのバージョン
コードの設定方法を示す図である。

【図３】本発明の一実施例の動作を示すフローチャート
である。

【図４】従来例の構成を示すブロック図である。

【符号の説明】

１ 制御部 ２ ＲＯＭ ３ ＣＰＵ ４ ＲＡＭ ５ 入出力インタフェース用ＬＳＩ ６ バージョンコードメモリ ７ バージョンコード設定用スイッチ ８ 周辺回路系 ９〜１１ 周辺回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 インタフェース手段を介して接続された
   周辺回路を制御する装置制御機構であって、前記インタ
   フェース手段の改版を示す複数のインタフェース手段の
   バージョン各々に対応するプログラムおよび前記周辺回
   路の変更を示す複数の周辺回路のバージョン各々に対応
   するプログラムを格納する格納手段と、前記インタフェ
   ース手段の現在のバージョンおよび前記周辺回路の現在
   のバージョンのうち少なくとも一方を保持する保持手段
   と、前記保持手段の内容に応じて前記格納手段から対応
   するプログラムを読出して動作するよう制御する制御手
   段とを設けたことを特徴とする装置制御機構。
2. 【請求項２】 前記周辺回路の現在のバージョンを前記
   保持手段に設定する設定手段を設けたことを特徴とする
   請求項１記載の装置制御機構。