JPH03201440A - 半導体基板の裏面歪形成方法 - Google Patents
半導体基板の裏面歪形成方法Info
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- JPH03201440A JPH03201440A JP34031989A JP34031989A JPH03201440A JP H03201440 A JPH03201440 A JP H03201440A JP 34031989 A JP34031989 A JP 34031989A JP 34031989 A JP34031989 A JP 34031989A JP H03201440 A JPH03201440 A JP H03201440A
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- 239000000758 substrate Substances 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015572 biosynthetic process Effects 0.000 title claims description 3
- 239000013078 crystal Substances 0.000 claims abstract description 45
- 230000007547 defect Effects 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 19
- 230000012010 growth Effects 0.000 claims abstract description 12
- 239000000843 powder Substances 0.000 claims abstract description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 1
- 238000005247 gettering Methods 0.000 abstract description 11
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 3
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 235000008429 bread Nutrition 0.000 abstract 1
- 239000002075 main ingredient Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- -1 argon Chemical class 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の裏面歪形成方法に関し、特に、
シリコン単結晶基板の裏面に歪場として結晶欠陥を導入
する方法に関する。
シリコン単結晶基板の裏面に歪場として結晶欠陥を導入
する方法に関する。
現在、半導体集積回路等の電子素子には、主に、シリコ
ン単結晶基板（以下Ｓｉ基板と記す）が用いられる。通
常、これらのＳｉ基板では、素子領域となる表面は鏡面
研磨されているが、素子領域とならない裏面には後の素
子製造工程でＳｉ基板に取り込まれる汚染不純物を捕獲
・固着（以下ゲッタリングと記す）するため、何らかの
歪場として結晶欠陥が導入されている。
ン単結晶基板（以下Ｓｉ基板と記す）が用いられる。通
常、これらのＳｉ基板では、素子領域となる表面は鏡面
研磨されているが、素子領域とならない裏面には後の素
子製造工程でＳｉ基板に取り込まれる汚染不純物を捕獲
・固着（以下ゲッタリングと記す）するため、何らかの
歪場として結晶欠陥が導入されている。
これらの結晶欠陥９導入には、Ｓｉ基板裏面にアルミナ
あるいはシリカの微細粉を打ちつけて機械的に損傷を与
える方法、アルゴン等をイオン注入する方法、レーザ光
を照射する方法、多結晶Ｓｉ薄膜を堆積する方法等、種
々の方法が考案されている（応用物理 第４８巻第２号
１９７９年）。
あるいはシリカの微細粉を打ちつけて機械的に損傷を与
える方法、アルゴン等をイオン注入する方法、レーザ光
を照射する方法、多結晶Ｓｉ薄膜を堆積する方法等、種
々の方法が考案されている（応用物理 第４８巻第２号
１９７９年）。
上述した従来の裏面歪形成方法は、いづれも、裏面歪が
比較的軽微であり、１０００℃を越えるような高温熱処
理を受けると、裏面に形成されていた結晶欠陥が消滅あ
るいは著しく減少し、ゲッタリング能力が低下するとい
欠点がある。
比較的軽微であり、１０００℃を越えるような高温熱処
理を受けると、裏面に形成されていた結晶欠陥が消滅あ
るいは著しく減少し、ゲッタリング能力が低下するとい
欠点がある。
機械的に損傷を与える方法ではアルミナ等の微細粉を打
ちつける強度を高め、より深くより多くの損傷をＳｉ基
板裏面に形成する事で、この欠点をある程度改善できる
が、機械的損傷を大きくすると後の素子製造工程で、こ
の損傷部から多数の微細なＳｉ片あるいはＳｉ酸化物の
細片が発生し、素子領域に付着して、素子の製造歩留り
を悪化させるという問題が生じる。
ちつける強度を高め、より深くより多くの損傷をＳｉ基
板裏面に形成する事で、この欠点をある程度改善できる
が、機械的損傷を大きくすると後の素子製造工程で、こ
の損傷部から多数の微細なＳｉ片あるいはＳｉ酸化物の
細片が発生し、素子領域に付着して、素子の製造歩留り
を悪化させるという問題が生じる。
イオン注入による方法でも注入量を増して裏面に発生す
る結晶欠陥を増加させる事は可能であるが、膨大な処理
時間が必要となり現実的ではない。
る結晶欠陥を増加させる事は可能であるが、膨大な処理
時間が必要となり現実的ではない。
レーザ光を照射する方法でも、単位面積当りの照射回数
や照射エネルギー密度を増せば裏面の結晶欠陥は増加す
るが、やはり後工程での発塵が問題となる。特にＹＡＧ
レーザー光を用いた場合には、裏面に形成された結晶欠
陥がＳｉ基板内部を通り、素子領域まで突き抜けるとい
うような恐れも生じる。
や照射エネルギー密度を増せば裏面の結晶欠陥は増加す
るが、やはり後工程での発塵が問題となる。特にＹＡＧ
レーザー光を用いた場合には、裏面に形成された結晶欠
陥がＳｉ基板内部を通り、素子領域まで突き抜けるとい
うような恐れも生じる。
多結晶シリコンＳｉ薄膜を用いる方法においては、多結
晶Ｓｉ薄膜の膜厚、個々の結晶粒のサイズによってゲッ
タリング能力は増減するが、素子製造工程での熱処理に
より結晶粒は大きく成長してゲッタリング能力は低下す
る。この低下を抑制しようとして結晶粒サイズを変更す
るとＳｉ基板に反りを生じ易く、素子製造工程との整合
性が劣っている。
晶Ｓｉ薄膜の膜厚、個々の結晶粒のサイズによってゲッ
タリング能力は増減するが、素子製造工程での熱処理に
より結晶粒は大きく成長してゲッタリング能力は低下す
る。この低下を抑制しようとして結晶粒サイズを変更す
るとＳｉ基板に反りを生じ易く、素子製造工程との整合
性が劣っている。
本発明の半導体基板の裏面歪形成方法は、基板の裏面に
結晶欠陥を導入する工程と、これに引き続いて、基板表
裏面、もしくは少なくとも基板裏面にエピタキシャル成
長を行って、既に基板裏面に導入された結晶欠陥をエピ
タキシャル層まで増殖させる工程とを有している。
結晶欠陥を導入する工程と、これに引き続いて、基板表
裏面、もしくは少なくとも基板裏面にエピタキシャル成
長を行って、既に基板裏面に導入された結晶欠陥をエピ
タキシャル層まで増殖させる工程とを有している。
本発明においては、素子領域とならない半導体基板裏面
に、結晶欠陥を多数含む基板と同質の単結晶をエピタキ
シャル成長させ、このエピタキシャル層内に新しく形成
される結晶欠陥をゲッタリング源として活用する点で従
来法と異なる。
に、結晶欠陥を多数含む基板と同質の単結晶をエピタキ
シャル成長させ、このエピタキシャル層内に新しく形成
される結晶欠陥をゲッタリング源として活用する点で従
来法と異なる。
即ち、従来の半導体基板の裏面歪形成方法は、ゲッタリ
ング能力を高めるために、基板裏面の損傷密度あるいは
損傷深さを増加させていたのに対し、本発明においては
、結晶欠陥を含むエピタキシャル層な基板裏面に形成し
、裏面歪層を新たに成長させる。
ング能力を高めるために、基板裏面の損傷密度あるいは
損傷深さを増加させていたのに対し、本発明においては
、結晶欠陥を含むエピタキシャル層な基板裏面に形成し
、裏面歪層を新たに成長させる。
次に、本発明について図面を参照して説明する。
第１図は歩の実施例１の縦断面図である。
第１図（ａ）のように、直径１５０ｍｍ、面方位＜１０
０＞のｎ型（比抵抗〜５Ω・ａｎ）Ｓｉ基板ｌの裏面に
は、アルミナ微細粉の打ちつけにより機械的損傷２が導
入されている。このＳｉ基板１を酸化雰囲気中で１１０
０℃の熱処理を行うと、第１図（ｂ）のように、Ｓｉ基
板１上にＳｉ酸化膜３が形威されると同時に、積層欠陥
を主体とする結晶欠陥４が約２Ｘ１０’／ａｎｔの密度
で形成された。続いて、Ｓｉ酸化膜を除去した後、第１
図（ｃ）のように、Ｓｉ基板１の表面及び裏面に同時に
ｎ型（比抵抗〜５Ω・ｃｍ）のＳｉのエピタキシャル成
長を行ない、素子領域となる表面のエピタキシャル層５
及び裏面エピタキシャル層６を各々５０μｍの膜厚で形
威した。この時、裏面エピタキシャル層６には、Ｓｉ基
板１の裏面の結晶欠陥４から発生した結晶欠陥７が約５
Ｘ１０，５／ｃ♂の密度で形成されている事がライトエ
ッチ法で確認された。これらの結晶欠陥７及び結晶欠陥
４がゲッタリング源として作用する。以上のように本発
明の実施例１による裏面歪を有する基板表面の素子領域
に面積１−のｐ＋拡散層を形威し、ｐ＋ｎ接合の逆バイ
アスリーク特性を測定した所、リークレベルは約１Ｏ−
１３Ａ／−と良好な結果が得られた。これに対し、第１
図（ｃ）で示したような裏面へのエピタキシャル成長を
行わない場合、即ち、アルミナによる機械的損傷と熱処
理によって生じた結晶欠陥４のみによる従来法の裏面歪
を有する基板表面のエピタキシャル層に同等のｐ＋−ｎ
接合を形成し、リーク特性を測定した場合では、リーク
レベルは約１０ ”−” Ａ／ ｍ清と本発明と比較し
て約２桁劣るものであった。
０＞のｎ型（比抵抗〜５Ω・ａｎ）Ｓｉ基板ｌの裏面に
は、アルミナ微細粉の打ちつけにより機械的損傷２が導
入されている。このＳｉ基板１を酸化雰囲気中で１１０
０℃の熱処理を行うと、第１図（ｂ）のように、Ｓｉ基
板１上にＳｉ酸化膜３が形威されると同時に、積層欠陥
を主体とする結晶欠陥４が約２Ｘ１０’／ａｎｔの密度
で形成された。続いて、Ｓｉ酸化膜を除去した後、第１
図（ｃ）のように、Ｓｉ基板１の表面及び裏面に同時に
ｎ型（比抵抗〜５Ω・ｃｍ）のＳｉのエピタキシャル成
長を行ない、素子領域となる表面のエピタキシャル層５
及び裏面エピタキシャル層６を各々５０μｍの膜厚で形
威した。この時、裏面エピタキシャル層６には、Ｓｉ基
板１の裏面の結晶欠陥４から発生した結晶欠陥７が約５
Ｘ１０，５／ｃ♂の密度で形成されている事がライトエ
ッチ法で確認された。これらの結晶欠陥７及び結晶欠陥
４がゲッタリング源として作用する。以上のように本発
明の実施例１による裏面歪を有する基板表面の素子領域
に面積１−のｐ＋拡散層を形威し、ｐ＋ｎ接合の逆バイ
アスリーク特性を測定した所、リークレベルは約１Ｏ−
１３Ａ／−と良好な結果が得られた。これに対し、第１
図（ｃ）で示したような裏面へのエピタキシャル成長を
行わない場合、即ち、アルミナによる機械的損傷と熱処
理によって生じた結晶欠陥４のみによる従来法の裏面歪
を有する基板表面のエピタキシャル層に同等のｐ＋−ｎ
接合を形成し、リーク特性を測定した場合では、リーク
レベルは約１０ ”−” Ａ／ ｍ清と本発明と比較し
て約２桁劣るものであった。
第２図は本発明の実施例２の縦断面図である。
第２図（ａ）のように直径１５０ｍｍ、面方位＜１００
＞のｎ型（比抵抗〜５Ω・Ｃｍ）のＳｉ基板８の裏面に
、波長２４９ｎｍのＫ ｒ Ｆエキシマレーザビームを
エネルギー密度４ Ｊ ／ ａｎｔで照射し、レーザに
よる溶融痕９０周辺に５Ｘ１０５ｃｆｆｌの密度で積層
欠陥及び転移からなる結晶欠陥１０を発生させた。
＞のｎ型（比抵抗〜５Ω・Ｃｍ）のＳｉ基板８の裏面に
、波長２４９ｎｍのＫ ｒ Ｆエキシマレーザビームを
エネルギー密度４ Ｊ ／ ａｎｔで照射し、レーザに
よる溶融痕９０周辺に５Ｘ１０５ｃｆｆｌの密度で積層
欠陥及び転移からなる結晶欠陥１０を発生させた。
続いて第２図（ｂ）のように、Ｓｉ基板８の表面及び裏
面にｎ型（比抵抗〜５Ω・ｃｍ）のＳｉエピタキシャル
戊成長行い、素子領域となる表面のエピタキシャル層１
１及び裏面エピタキシャル層１２を各々３０μｍの膜厚
で形成した。この際、裏面エピタキシャル層１２には、
結晶欠陥１０から発生した結晶欠陥１３が５〜１０’／
ｃａｔの密度で形成されている事がライトエッチ法で確
認された。
面にｎ型（比抵抗〜５Ω・ｃｍ）のＳｉエピタキシャル
戊成長行い、素子領域となる表面のエピタキシャル層１
１及び裏面エピタキシャル層１２を各々３０μｍの膜厚
で形成した。この際、裏面エピタキシャル層１２には、
結晶欠陥１０から発生した結晶欠陥１３が５〜１０’／
ｃａｔの密度で形成されている事がライトエッチ法で確
認された。
これらの結晶欠陥１３及び結晶欠陥１０がゲッタリング
源となる。
源となる。
以上のように本発明の実施例２による裏面歪を有する基
板に、厚さ〜１００人の熱酸化膜を形成し、面積３Ｘ１
０−３ｃｒｄの多結晶Ｓｉ電極（リンドープ）を設けて
、ＭＯＳダイオードを作製し、Ｃ−を法により少数キャ
リア生成寿命を測定した結果、８〜１０ｍ５ｅｃと良好
な結果が得られた。これに対し、第２図（ｂ）で示した
ように裏面エピタキシャル層の形成を行わず、レーザ照
射による裏面歪のみを有する基板の表面に、本実施例と
同等のエピタキシャル層を形１１ｆｆｉ、ＭＯＳダイオ
ードを作製して測定した少数キャリア生成寿命は全て１
ｍ５ｅｃ以下と、本発明より約１桁劣るものであった。
板に、厚さ〜１００人の熱酸化膜を形成し、面積３Ｘ１
０−３ｃｒｄの多結晶Ｓｉ電極（リンドープ）を設けて
、ＭＯＳダイオードを作製し、Ｃ−を法により少数キャ
リア生成寿命を測定した結果、８〜１０ｍ５ｅｃと良好
な結果が得られた。これに対し、第２図（ｂ）で示した
ように裏面エピタキシャル層の形成を行わず、レーザ照
射による裏面歪のみを有する基板の表面に、本実施例と
同等のエピタキシャル層を形１１ｆｆｉ、ＭＯＳダイオ
ードを作製して測定した少数キャリア生成寿命は全て１
ｍ５ｅｃ以下と、本発明より約１桁劣るものであった。
この実施例２では、エピタキシャル成長前の基板裏面へ
の結晶欠陥導入にレーザ照射を用いる事で、実施例１の
ような付加的な酸化熱処理が不要となり工程が簡略化で
きるという利点がある。
の結晶欠陥導入にレーザ照射を用いる事で、実施例１の
ような付加的な酸化熱処理が不要となり工程が簡略化で
きるという利点がある。
以上の実施例では、基板裏面へ予め結晶欠陥を導入する
際、機械的損傷を与える手法、レーザ照射による手法に
ついて述べたが、イオン注入による手法も適用可能で同
等の効果を得る事ができる。
際、機械的損傷を与える手法、レーザ照射による手法に
ついて述べたが、イオン注入による手法も適用可能で同
等の効果を得る事ができる。
以上説明したように本発明は熱処理により比較的容易に
消滅あるいは減衰しやすかった半導体基板の裏面歪を裏
面に対するエピタキシャル成長によって補強し、裏面歪
による汚染不純物のゲッタリングをより効果的にかつ、
より長時間作用させる事ができる。
消滅あるいは減衰しやすかった半導体基板の裏面歪を裏
面に対するエピタキシャル成長によって補強し、裏面歪
による汚染不純物のゲッタリングをより効果的にかつ、
より長時間作用させる事ができる。
高温熱処理が必須とされる相補型ＭＯ８集積回路や、エ
ピタキシャル成長プロセスが不可欠とされる高性能デバ
イスでは、従来技術では望めなかった裏面歪による安定
したゲッタリングが実現でき、これらの製造歩留りを大
幅に改善できる効果がある。
ピタキシャル成長プロセスが不可欠とされる高性能デバ
イスでは、従来技術では望めなかった裏面歪による安定
したゲッタリングが実現でき、これらの製造歩留りを大
幅に改善できる効果がある。
第１図（ａ）〜（ｃ）は本発明の実施例１の縦断面図、
第２図（ａ）、 （ｂ）は本発明の実施例２の縦断面図
である。 ■・・・・・・Ｓｉ基板、２・・・・・・機械的損傷、
３・・・・・・Ｓｉ酸化膜、４・・・・・・結晶欠陥、
５・・・・・・エピタキシャル層、６・・・・・・裏面
エピタキシャル層、７・・・・・・結晶欠陥、８・・・
・・・Ｓｉ基板、９・・・・・・溶融痕、１０・・・・
・・結晶欠陥、１１・・・・・・エピタキシャル層、１
２・・・・・・裏面エピタキシャル層、１３・・・・・
・結晶欠陥。
第２図（ａ）、 （ｂ）は本発明の実施例２の縦断面図
である。 ■・・・・・・Ｓｉ基板、２・・・・・・機械的損傷、
３・・・・・・Ｓｉ酸化膜、４・・・・・・結晶欠陥、
５・・・・・・エピタキシャル層、６・・・・・・裏面
エピタキシャル層、７・・・・・・結晶欠陥、８・・・
・・・Ｓｉ基板、９・・・・・・溶融痕、１０・・・・
・・結晶欠陥、１１・・・・・・エピタキシャル層、１
２・・・・・・裏面エピタキシャル層、１３・・・・・
・結晶欠陥。
Claims (1)
- 【特許請求の範囲】 （１）素子領域とならない半導体基板裏面に、所望の密
度の結晶欠陥を形成した後、該半導体基板の少なくとも
裏面にエピタキシャル成長を行う事を特徴とする半導体
基板の裏面歪形成方法（２）エピタキシャル成長を行う
前に半導体基板裏面に結晶欠陥を形成する際、レーザ光
照射を用いる事を特徴とする請求項１記載の半導体基板
の裏面歪形成方法 （３）エピタキシャル成長を行う前に半導体基板裏面に
結晶欠陥を形成する際、アルミナ粉あるいはシリカ粉あ
るいは両者の混合粉の打ちつけによる機械的損傷を用い
る事を特徴とする請求項１記載の半導体基板の裏面歪形
成方法 （４）エピタキシャル成長を行う前に半導体基板裏面に
結晶欠陥を形成する際、イオン注入を用いる事を特徴と
する請求項１記載の半導体基板の裏面歪形成方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34031989A JPH03201440A (ja) | 1989-12-28 | 1989-12-28 | 半導体基板の裏面歪形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34031989A JPH03201440A (ja) | 1989-12-28 | 1989-12-28 | 半導体基板の裏面歪形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201440A true JPH03201440A (ja) | 1991-09-03 |
Family
ID=18335811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34031989A Pending JPH03201440A (ja) | 1989-12-28 | 1989-12-28 | 半導体基板の裏面歪形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201440A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389551A (en) * | 1991-02-21 | 1995-02-14 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor substrate |
| CN107973269A (zh) * | 2017-12-18 | 2018-05-01 | 中国电子科技集团公司第四十六研究所 | 一种mems器件用多层结构硅片的制作方法 |
| JP2019528573A (ja) * | 2016-08-16 | 2019-10-10 | 日本テキサス・インスツルメンツ合同会社 | 基板上の両面エピタキシャルを用いるプロセス拡張 |
-
1989
- 1989-12-28 JP JP34031989A patent/JPH03201440A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389551A (en) * | 1991-02-21 | 1995-02-14 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor substrate |
| JP2019528573A (ja) * | 2016-08-16 | 2019-10-10 | 日本テキサス・インスツルメンツ合同会社 | 基板上の両面エピタキシャルを用いるプロセス拡張 |
| CN107973269A (zh) * | 2017-12-18 | 2018-05-01 | 中国电子科技集团公司第四十六研究所 | 一种mems器件用多层结构硅片的制作方法 |
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