JPH05152304A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH05152304A JPH05152304A JP31612091A JP31612091A JPH05152304A JP H05152304 A JPH05152304 A JP H05152304A JP 31612091 A JP31612091 A JP 31612091A JP 31612091 A JP31612091 A JP 31612091A JP H05152304 A JPH05152304 A JP H05152304A
- Authority
- JP
- Japan
- Prior art keywords
- gettering
- layer
- semiconductor substrate
- wafer
- silicon wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 デバイス活性領域付近にゲッタリング層を制
御性良く形成できる半導体基板の製造方法を得んとする
ものである。 【構成】 先ず、シリコンウエハ１１の表面に、ドーズ
量１×１０14ａｔｍ／ｃｍ3の高濃度条件で、カーボン
をイオン注入する。このとき、イオン注入によって、シ
リコンウエハ１１内に形成される高密度カーボン層（ゲ
ッタリング層）のウエハ表面からの深さを、イオン注入
エネルギー量の設定で、１μｍ程度の深さとなるように
する。次に、ウエハ表面に、エピキシャル層（Ｓｉ）を
１０〜２０μｍの厚に成長させる。このようにして形成
された半導体基板のエピタキシャル層に、素子を形成す
れば、形成プロセス中あるいは形成後のゲッタ効果を良
好に維持することが可能になる。
御性良く形成できる半導体基板の製造方法を得んとする
ものである。 【構成】 先ず、シリコンウエハ１１の表面に、ドーズ
量１×１０14ａｔｍ／ｃｍ3の高濃度条件で、カーボン
をイオン注入する。このとき、イオン注入によって、シ
リコンウエハ１１内に形成される高密度カーボン層（ゲ
ッタリング層）のウエハ表面からの深さを、イオン注入
エネルギー量の設定で、１μｍ程度の深さとなるように
する。次に、ウエハ表面に、エピキシャル層（Ｓｉ）を
１０〜２０μｍの厚に成長させる。このようにして形成
された半導体基板のエピタキシャル層に、素子を形成す
れば、形成プロセス中あるいは形成後のゲッタ効果を良
好に維持することが可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板の製造方
法に関し、更に詳しくは、ゲッタリング層を適切な位置
に備える半導体基板の製造方法に係わる。
法に関し、更に詳しくは、ゲッタリング層を適切な位置
に備える半導体基板の製造方法に係わる。
【０００２】
【従来の技術】ゲッタリングは、デバイス製造工程途中
において、あるいは出発材料の状態でシリコンウエハに
ある種の処理を行ない、素子形成領域にある欠陥を除去
したり有害な不純物を不活性化させる能力をもたせる技
術である。ゲッタリングの対象となる欠陥や不純物は、
積層欠陥，転移，重金属原子等であるが、ゲッタリング
技術には、大別して２つの方法がある。
において、あるいは出発材料の状態でシリコンウエハに
ある種の処理を行ない、素子形成領域にある欠陥を除去
したり有害な不純物を不活性化させる能力をもたせる技
術である。ゲッタリングの対象となる欠陥や不純物は、
積層欠陥，転移，重金属原子等であるが、ゲッタリング
技術には、大別して２つの方法がある。
【０００３】その一つは、イントリンシックゲッタリン
グ（ＩＧ）であり、結晶中の酸素濃度の比較的高い（＞
１〜２×１０18ａｔｍ／ｃｍ3）ウエハを用い、特定の
熱処理を行なうことで、酸素が結晶内で析出し、この析
出に伴なって歪が形成されてゲッタリング層となり、重
金属等を捕獲（ゲッタ）する方法である。図２は、この
イントリンシックゲッタリングを施して、シリコンウエ
ハ１の内部（表裏面の中間部）に高密度欠陥領域でなる
ゲッタリング層１Ａを形成し、シリコンウエハ１表面に
エピタキシャル層２を形成した例を示している。特に、
最近ＣＣＤデバイスにおいては、白点対策として、エピ
タキシャル層を有するウエハにイントリンシックゲッタ
リングを施してデバイス歩留りを上げようとする傾向が
あり、ゲッタリングはＣＣＤデバイスにおいては不可欠
となっている。
グ（ＩＧ）であり、結晶中の酸素濃度の比較的高い（＞
１〜２×１０18ａｔｍ／ｃｍ3）ウエハを用い、特定の
熱処理を行なうことで、酸素が結晶内で析出し、この析
出に伴なって歪が形成されてゲッタリング層となり、重
金属等を捕獲（ゲッタ）する方法である。図２は、この
イントリンシックゲッタリングを施して、シリコンウエ
ハ１の内部（表裏面の中間部）に高密度欠陥領域でなる
ゲッタリング層１Ａを形成し、シリコンウエハ１表面に
エピタキシャル層２を形成した例を示している。特に、
最近ＣＣＤデバイスにおいては、白点対策として、エピ
タキシャル層を有するウエハにイントリンシックゲッタ
リングを施してデバイス歩留りを上げようとする傾向が
あり、ゲッタリングはＣＣＤデバイスにおいては不可欠
となっている。
【０００４】他の一つの方法は、エクストリンシックゲ
ッタリング（ＥＧ）である。この方法は、ウエハ裏面に
意図的に加工キズや、ＣＶＤ多結晶層などを形成してゲ
ッタリング層としたものであり、上記したイントリンシ
ックゲッタリングと同様の効果を奏する。図３は、この
エクストリンシックゲッタリングを施した例を示してお
り、シリコンウエハ１の裏面に、意図的に多結晶シリコ
ン膜３とＳｉＯ2膜４をＣＶＤ法にて形成してゲッタリ
ング層となし、シリコンウエハ１の表面にエピタキシャ
ル層２を成長させた例を示している。
ッタリング（ＥＧ）である。この方法は、ウエハ裏面に
意図的に加工キズや、ＣＶＤ多結晶層などを形成してゲ
ッタリング層としたものであり、上記したイントリンシ
ックゲッタリングと同様の効果を奏する。図３は、この
エクストリンシックゲッタリングを施した例を示してお
り、シリコンウエハ１の裏面に、意図的に多結晶シリコ
ン膜３とＳｉＯ2膜４をＣＶＤ法にて形成してゲッタリ
ング層となし、シリコンウエハ１の表面にエピタキシャ
ル層２を成長させた例を示している。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のゲッタリングを施した半導体基板にあって
は、以下に説明するような問題点を有している。
うな従来のゲッタリングを施した半導体基板にあって
は、以下に説明するような問題点を有している。
【０００６】即ち、上記したイントリンシックゲッタリ
ングを施した半導体基板においては、内部に高密度欠陥
領域を作るように種々のステップを含んだ熱処理が必要
であり、例えば、高温で無欠陥層を形成し、次に温度を
下げて核形成を行ない、さらに温度を上げて長時間熱処
理を行ない、微小欠陥を酸素原子を中心として形成させ
るというように、処理工程が複雑となる。これに加え、
欠陥が少なかったり、溶存酸素濃度が少ない場合は、さ
らに複雑な熱処理工程が必要となり、これらの条件等を
デバイス毎に勘案、設定しなければならず、その制御性
に問題点がある。また、イントリンシックゲッタリング
は、相対的にゲッタ効果が低いという根本的な問題があ
る。
ングを施した半導体基板においては、内部に高密度欠陥
領域を作るように種々のステップを含んだ熱処理が必要
であり、例えば、高温で無欠陥層を形成し、次に温度を
下げて核形成を行ない、さらに温度を上げて長時間熱処
理を行ない、微小欠陥を酸素原子を中心として形成させ
るというように、処理工程が複雑となる。これに加え、
欠陥が少なかったり、溶存酸素濃度が少ない場合は、さ
らに複雑な熱処理工程が必要となり、これらの条件等を
デバイス毎に勘案、設定しなければならず、その制御性
に問題点がある。また、イントリンシックゲッタリング
は、相対的にゲッタ効果が低いという根本的な問題があ
る。
【０００７】一方、エクストリンシックゲッタリングを
施した半導体基板にあっては、多結晶層などのゲッタリ
ング層の剥がれや、ダストが発生し易い問題がある。ま
た、ウエハ裏面にゲッタリング層が形成されているた
め、表面側の素子形成領域から遠く離れているため、素
子形成領域付近の汚染等を充分吸収し得ない問題点があ
る。この問題点に関しては、イントリンシックゲッタリ
ングを施した半導体基板においても同様である。また、
裏面側のゲッタリング層は、ウエハがチップに加工され
た後は、パッケージングの都合上研削・除去されるた
め、そのゲッタ効果はそれ以後維持できないという問題
があった。
施した半導体基板にあっては、多結晶層などのゲッタリ
ング層の剥がれや、ダストが発生し易い問題がある。ま
た、ウエハ裏面にゲッタリング層が形成されているた
め、表面側の素子形成領域から遠く離れているため、素
子形成領域付近の汚染等を充分吸収し得ない問題点があ
る。この問題点に関しては、イントリンシックゲッタリ
ングを施した半導体基板においても同様である。また、
裏面側のゲッタリング層は、ウエハがチップに加工され
た後は、パッケージングの都合上研削・除去されるた
め、そのゲッタ効果はそれ以後維持できないという問題
があった。
【０００８】本発明は、このような従来の問題点に着目
して創案されたものであって、デバイス活性領域（素子
形成領域）付近でのゲッタ効果が高く、ゲッタリング層
形成の制御性が良い半導体基板の製造方法を得んとする
ものである。
して創案されたものであって、デバイス活性領域（素子
形成領域）付近でのゲッタ効果が高く、ゲッタリング層
形成の制御性が良い半導体基板の製造方法を得んとする
ものである。
【０００９】
【課題を解決するための手段】そこで、本発明は、半導
体ウエハの表面に炭素をイオン注入して該表面から浅い
位置にゲッタリング層を形成し、その後前記半導体ウエ
ハの表面に半導体エピタキシャル層を成長させること
を、その解決方法としている。
体ウエハの表面に炭素をイオン注入して該表面から浅い
位置にゲッタリング層を形成し、その後前記半導体ウエ
ハの表面に半導体エピタキシャル層を成長させること
を、その解決方法としている。
【００１０】
【作用】半導体ウエハの表面に炭素（Ｃ）をイオン注入
することにより、制御性良くゲッタリング層を形成する
ことが可能となる。例えば、イオン注入のエネルギー，
ドーズ量を適宜設定すれば、ゲッタリング層の深さ，ゲ
ッタ作用を精度良く制御することが可能となる。このた
め、半導体ウエハの表面に形成されるエピタキシャル層
に生じた欠陥や、有害不純物は、近い位置に形成された
ゲッタリング層で吸収され易くなる。
することにより、制御性良くゲッタリング層を形成する
ことが可能となる。例えば、イオン注入のエネルギー，
ドーズ量を適宜設定すれば、ゲッタリング層の深さ，ゲ
ッタ作用を精度良く制御することが可能となる。このた
め、半導体ウエハの表面に形成されるエピタキシャル層
に生じた欠陥や、有害不純物は、近い位置に形成された
ゲッタリング層で吸収され易くなる。
【００１１】
【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。
詳細を図面に示す実施例に基づいて説明する。
【００１２】先ず、図１（Ａ）に示すように、ポリッシ
ュ加工が施されたシリコンウエハ１１の表面より炭素
（Ｃ）を高濃度（例えば１×１０14ａｔｍ／ｃｍ3）で
イオン注入し、図１（Ｂ）に示すように、シリコンウエ
ハ１１の表面より１μｍ程度の深さ位置に結晶欠陥層で
なるゲッタリング層としての高密度ガーボン層１２を形
成する。
ュ加工が施されたシリコンウエハ１１の表面より炭素
（Ｃ）を高濃度（例えば１×１０14ａｔｍ／ｃｍ3）で
イオン注入し、図１（Ｂ）に示すように、シリコンウエ
ハ１１の表面より１μｍ程度の深さ位置に結晶欠陥層で
なるゲッタリング層としての高密度ガーボン層１２を形
成する。
【００１３】次に、シリコンウエハ１１の表面に、エピ
タキシャル成長により、シリコン（Ｓｉ）で成る１０〜
２０μｍ程度の厚さのエピタキシャル層１３を形成す
る。
タキシャル成長により、シリコン（Ｓｉ）で成る１０〜
２０μｍ程度の厚さのエピタキシャル層１３を形成す
る。
【００１４】このようにして形成された半導体基板は、
素子形成領域となるエピタキシャル層１３と高密度カー
ボン層１２とが近い距離にあり、ゲッタ効果を確実に奏
することが可能となる。特に、シリコンウエハ１１の表
面に炭素をイオン注入（イオン打ち込み）することによ
り、シリコンウエハ１１表面付近に高密度カーボン層１
２を制御性よく形成でき、イオン注入エネルギー，ドー
ズ量を予め設定することにより、ウエハ間に均一なゲッ
タリング層を形成することが可能となる。また、エピタ
キシャル層１３に素子形成を行なった後、シリコンウエ
ハ１１をチップ化してパッケージに組み立てる場合、チ
ップ下面を研削してパッケージとの密着を図ることが多
いが、ゲッタリング層である高密度カーボン層１２は上
部に位置するため、除去されることなく、パッケージン
グ後もゲッタ効果を維持させることができる。
素子形成領域となるエピタキシャル層１３と高密度カー
ボン層１２とが近い距離にあり、ゲッタ効果を確実に奏
することが可能となる。特に、シリコンウエハ１１の表
面に炭素をイオン注入（イオン打ち込み）することによ
り、シリコンウエハ１１表面付近に高密度カーボン層１
２を制御性よく形成でき、イオン注入エネルギー，ドー
ズ量を予め設定することにより、ウエハ間に均一なゲッ
タリング層を形成することが可能となる。また、エピタ
キシャル層１３に素子形成を行なった後、シリコンウエ
ハ１１をチップ化してパッケージに組み立てる場合、チ
ップ下面を研削してパッケージとの密着を図ることが多
いが、ゲッタリング層である高密度カーボン層１２は上
部に位置するため、除去されることなく、パッケージン
グ後もゲッタ効果を維持させることができる。
【００１５】以上、本発明の実施例を説明したが、本発
明はこれに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能であり、例えば、イオン注入
条件その他の各種条件は設定変更が可能であることは勿
論である。
明はこれに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能であり、例えば、イオン注入
条件その他の各種条件は設定変更が可能であることは勿
論である。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
に係る半導体基板の製造方法は、半導体ウエハの表面に
炭素をイオン注入して該表面から浅い位置にゲッタリン
グ層を形成し、その後前記半導体ウエハの表面に半導体
エピタキシャル層を成長させることにより、ゲッタリン
グ層がデバイス活性領域付近でゲッタリングを行なうた
め、高いゲッタ効果が得られ、デバイスの信頼性を高め
る作用がある。
に係る半導体基板の製造方法は、半導体ウエハの表面に
炭素をイオン注入して該表面から浅い位置にゲッタリン
グ層を形成し、その後前記半導体ウエハの表面に半導体
エピタキシャル層を成長させることにより、ゲッタリン
グ層がデバイス活性領域付近でゲッタリングを行なうた
め、高いゲッタ効果が得られ、デバイスの信頼性を高め
る作用がある。
【００１７】また、本発明によれば、ゲッタリング層の
形成位置，ゲッタ能力をイオン注入条件の設定で決める
ことができるため、定量的な、且つ制御性の高いゲッタ
リングが行なえる効果がある。
形成位置，ゲッタ能力をイオン注入条件の設定で決める
ことができるため、定量的な、且つ制御性の高いゲッタ
リングが行なえる効果がある。
【００１８】さらに、本発明によれば、従来のエクスト
リンシックゲッタリングを施した半導体基板のような膜
剥がれや、ダスト発生を回避できる効果がある。
リンシックゲッタリングを施した半導体基板のような膜
剥がれや、ダスト発生を回避できる効果がある。
【００１９】また、本発明に係る方法にて製造された半
導体基板に素子形成を行ない、チップ化，パッケージ化
した後も、ゲッタ効果を維持させることが可能になり、
半導体装置の耐久性を高める効果がある。
導体基板に素子形成を行ない、チップ化，パッケージ化
した後も、ゲッタ効果を維持させることが可能になり、
半導体装置の耐久性を高める効果がある。
【図１】（Ａ），（Ｂ），（Ｃ）は本発明の実施例の各
工程を示す断面説明図。
工程を示す断面説明図。
【図２】イントリンシックゲッタリングを施した従来例
の断面説明図。
の断面説明図。
【図３】エクストリンシックゲッタリングを施した従来
例の断面説明図。
例の断面説明図。
１１…シリコンウエハ（半導体基板）、１２…高密度カ
ーボン層（ゲッタリング層）、１３…エピタキシャル
層。
ーボン層（ゲッタリング層）、１３…エピタキシャル
層。
Claims (1)
- 【請求項１】 半導体ウエハの表面に炭素をイオン注入
して該表面から浅い位置にゲッタリング層を形成し、そ
の後前記半導体ウエハの表面に半導体エピタキシャル層
を成長させることを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31612091A JPH05152304A (ja) | 1991-11-29 | 1991-11-29 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31612091A JPH05152304A (ja) | 1991-11-29 | 1991-11-29 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152304A true JPH05152304A (ja) | 1993-06-18 |
Family
ID=18073473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31612091A Pending JPH05152304A (ja) | 1991-11-29 | 1991-11-29 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152304A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734195A (en) * | 1993-03-30 | 1998-03-31 | Sony Corporation | Semiconductor wafer for epitaxially grown devices having a sub-surface getter region |
| KR100536930B1 (ko) * | 1998-04-07 | 2005-12-14 | 소니 가부시끼 가이샤 | 에피택셜 반도체 기판 및 그 제조 방법 및 반도체 장치의 제조방법 및 고체 촬상 장치의 제조 방법 |
| DE102008062040A1 (de) | 2007-12-13 | 2009-06-18 | Sumco Corporation | Epitaxiewafer und Verfahren zu dessen Herstellung |
| CN104823269A (zh) * | 2012-11-13 | 2015-08-05 | 胜高股份有限公司 | 半导体外延晶片的制造方法、半导体外延晶片以及固体摄像元件的制造方法 |
| KR20160089461A (ko) | 2014-01-07 | 2016-07-27 | 가부시키가이샤 사무코 | 에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼 |
| KR20230094178A (ko) * | 2021-12-20 | 2023-06-27 | 주식회사 에이치피에스피 | 웨이퍼의 박막에 대한 탄소 도핑 방법 |
-
1991
- 1991-11-29 JP JP31612091A patent/JPH05152304A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734195A (en) * | 1993-03-30 | 1998-03-31 | Sony Corporation | Semiconductor wafer for epitaxially grown devices having a sub-surface getter region |
| US5874348A (en) * | 1993-03-30 | 1999-02-23 | Sony Corporation | Semiconductor wafer and method of manufacturing same |
| US6140213A (en) * | 1993-03-30 | 2000-10-31 | Sony Corporation | Semiconductor wafer and method of manufacturing same |
| KR100536930B1 (ko) * | 1998-04-07 | 2005-12-14 | 소니 가부시끼 가이샤 | 에피택셜 반도체 기판 및 그 제조 방법 및 반도체 장치의 제조방법 및 고체 촬상 장치의 제조 방법 |
| DE102008062040A1 (de) | 2007-12-13 | 2009-06-18 | Sumco Corporation | Epitaxiewafer und Verfahren zu dessen Herstellung |
| CN104823269A (zh) * | 2012-11-13 | 2015-08-05 | 胜高股份有限公司 | 半导体外延晶片的制造方法、半导体外延晶片以及固体摄像元件的制造方法 |
| KR20160089461A (ko) | 2014-01-07 | 2016-07-27 | 가부시키가이샤 사무코 | 에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼 |
| US10062569B2 (en) | 2014-01-07 | 2018-08-28 | Sumco Corporation | Epitaxial wafer manufacturing method and epitaxial wafer |
| US10453682B2 (en) | 2014-01-07 | 2019-10-22 | Sumco Corporation | Epitaxial wafer manufacturing method and epitaxial wafer |
| DE112014006124B4 (de) | 2014-01-07 | 2023-06-22 | Sumco Corporation | Epitaxialwaferherstellungsverfahren und Epitaxialwafer |
| USRE49657E1 (en) | 2014-01-07 | 2023-09-12 | Sumco Corporation | Epitaxial wafer manufacturing method and epitaxial wafer |
| KR20230094178A (ko) * | 2021-12-20 | 2023-06-27 | 주식회사 에이치피에스피 | 웨이퍼의 박막에 대한 탄소 도핑 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5229305A (en) | Method for making intrinsic gettering sites in bonded substrates | |
| US7052973B2 (en) | Bonded substrate for an integrated circuit containing a planar intrinsic gettering zone | |
| US6958092B2 (en) | Epitaxial silicon wafer with intrinsic gettering and a method for the preparation thereof | |
| JP2726583B2 (ja) | 半導体基板 | |
| EP0028737A2 (en) | Method for high efficiency gettering contaminants and defects in a semiconductor body | |
| JPH0817163B2 (ja) | エピタキシャルウェーハの製造方法 | |
| JP2998330B2 (ja) | Ｓｉｍｏｘ基板及びその製造方法 | |
| JPH0437152A (ja) | 半導体装置の製造方法 | |
| JPH02143532A (ja) | 半導体ウェーハの不純物除去方法 | |
| JPH05152304A (ja) | 半導体基板の製造方法 | |
| JP2621325B2 (ja) | Ｓｏｉ基板及びその製造方法 | |
| JPH0472735A (ja) | 半導体ウエーハのゲッタリング方法 | |
| JP3203740B2 (ja) | 半導体装置及びその製造方法 | |
| JP3452122B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2003068744A (ja) | シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ | |
| JP3232663B2 (ja) | 半導体装置の製造方法 | |
| JP2010040638A (ja) | Ｓｏｉ基板の製造方法 | |
| JPS6326541B2 (ja) | ||
| JPH023539B2 (ja) | ||
| JP2518378B2 (ja) | 半導体装置の製造方法 | |
| JPH03201440A (ja) | 半導体基板の裏面歪形成方法 | |
| JP3272908B2 (ja) | 半導体多層材料の製造方法 | |
| JPS60176241A (ja) | 半導体基板の製造方法 | |
| JPH0650739B2 (ja) | 半導体装置のゲッタリング方法 | |
| JPH04293241A (ja) | 半導体基板の製造方法 |