JPH03204028A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
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- JPH03204028A JPH03204028A JP1341501A JP34150189A JPH03204028A JP H03204028 A JPH03204028 A JP H03204028A JP 1341501 A JP1341501 A JP 1341501A JP 34150189 A JP34150189 A JP 34150189A JP H03204028 A JPH03204028 A JP H03204028A
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- JP
- Japan
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- instruction
- operand
- program
- address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は中央演算処理装置に関し、特に小規校なＣＰ
Ｕ（中央演算処理袋Ｎ）における分岐処理技術に関する
。
Ｕ（中央演算処理袋Ｎ）における分岐処理技術に関する
。
［従来技術とその問題点］
一般に条件付分岐命令では、演算を行い、演算結果から
条件の成立の有無をチエツクして、条件成立時に分岐先
のプログラムアドレスに移行する。これを実現するのに
、従来の中央演算処理装置では、２つの命令、即ち、演
算を行うための命令と演算結果から条件付分岐を行う命
令とを分けて行う必要があり、それぞれの命令語をプロ
グラムメモリに分けて記憶する必要があった。
条件の成立の有無をチエツクして、条件成立時に分岐先
のプログラムアドレスに移行する。これを実現するのに
、従来の中央演算処理装置では、２つの命令、即ち、演
算を行うための命令と演算結果から条件付分岐を行う命
令とを分けて行う必要があり、それぞれの命令語をプロ
グラムメモリに分けて記憶する必要があった。
従来例を第４図から第９図を参照して説明する。第４図
の回路ブロック図において、プログラムを記憶するプロ
グラムＲＯＭＩから出力される命令語はＯＰで示すオペ
コードと、ＦＵ、ＦＬ、ＳＵ、ＳＬで示すオペランドの
フィールドから成る。ＦＵ、ＦＬは第１オペランドの上
位と下位をそれぞれ示し、ＳＵ、ＳＬは第２オペランド
の上位と下位を示す。命令語に含まれるオペレーション
デコーダ２で解読され、制御論理部３を通して各回路（
５，８〜ｌＯ，１３，１４等）の動作が制御される。
の回路ブロック図において、プログラムを記憶するプロ
グラムＲＯＭＩから出力される命令語はＯＰで示すオペ
コードと、ＦＵ、ＦＬ、ＳＵ、ＳＬで示すオペランドの
フィールドから成る。ＦＵ、ＦＬは第１オペランドの上
位と下位をそれぞれ示し、ＳＵ、ＳＬは第２オペランド
の上位と下位を示す。命令語に含まれるオペレーション
デコーダ２で解読され、制御論理部３を通して各回路（
５，８〜ｌＯ，１３，１４等）の動作が制御される。
プログラムＲＯＭＩをアドレッシングする回路は通常時
は、プログラムアドレス現在値に制御論理部３からの１
を加算するプログラムカウンタとしての加算器４と、オ
ペランドＦＵ、ＳＵ、ＦＬ、ＳＬで示すアドレスに分岐
するときに、加算器４の出力に加えてそのアドレスを選
択するＳ４のセレクタ５と、セレクタ５の出力をラッチ
するＬ３ラッチ６とから構成される。
は、プログラムアドレス現在値に制御論理部３からの１
を加算するプログラムカウンタとしての加算器４と、オ
ペランドＦＵ、ＳＵ、ＦＬ、ＳＬで示すアドレスに分岐
するときに、加算器４の出力に加えてそのアドレスを選
択するＳ４のセレクタ５と、セレクタ５の出力をラッチ
するＬ３ラッチ６とから構成される。
演算用メモリとしてのＲＡＭ７に対するアドレッシング
回路は、プログラムＲＯＭＩからのフィルドＦＵ、ＳＵ
を選択するＳｌセレクタ８とプログラムＲＯＭ１からの
フィールドＦＵ、ＳＵを選択するＳ２セレクタによって
構成される。第１オペランドのタイミングで、セレクタ
８．９はそれぞれ、ＦＵ、とＦＬを選択してＲＡＭ７を
アドレッシングし、第２オペランドのタイミングでセレ
クタ８．９はそれぞれＳＵ、ＳＬを選択してＲＡＭ７を
アドレッシングする。
回路は、プログラムＲＯＭＩからのフィルドＦＵ、ＳＵ
を選択するＳｌセレクタ８とプログラムＲＯＭ１からの
フィールドＦＵ、ＳＵを選択するＳ２セレクタによって
構成される。第１オペランドのタイミングで、セレクタ
８．９はそれぞれ、ＦＵ、とＦＬを選択してＲＡＭ７を
アドレッシングし、第２オペランドのタイミングでセレ
クタ８．９はそれぞれＳＵ、ＳＬを選択してＲＡＭ７を
アドレッシングする。
ＲＡＭ７に対する演算回路はＬｌデータラッチ１１、Ｌ
２デークラッチ、セレクタ１３及びＡＬＵ１４から成る
。ＲＡＭ７から出力される第１オペランドのデータはラ
ッチ１１にラッチされ、ＡＬＵ１４のＡ入力となりＲＡ
Ｍ７から出力される第２オペランドのデータはラッチ１
２にラッチされ、ＡＬＵ１４のＢ入力となる。プログラ
ムＲＯＭＩから第２オペランドを即値（イミデエート値
）とする命令が出力されるときは、第２オペランドの下
位ＳＬがゲートｌＯを通ってセレクタ１３により、ラッ
チ１２出力に代えて選択され、ＡＬＵ１４のＢ入力とな
る。ＡＬＵ１４の演算結果データのＲＡＭ７に戻される
。また、ＡＬＵ１４の演算結果におけるＺフラグの状況
はオペレーションデコーダ２の解読結果とともに制御論
理部３に入力され、分岐のチエツク等に利用される。
２デークラッチ、セレクタ１３及びＡＬＵ１４から成る
。ＲＡＭ７から出力される第１オペランドのデータはラ
ッチ１１にラッチされ、ＡＬＵ１４のＡ入力となりＲＡ
Ｍ７から出力される第２オペランドのデータはラッチ１
２にラッチされ、ＡＬＵ１４のＢ入力となる。プログラ
ムＲＯＭＩから第２オペランドを即値（イミデエート値
）とする命令が出力されるときは、第２オペランドの下
位ＳＬがゲートｌＯを通ってセレクタ１３により、ラッ
チ１２出力に代えて選択され、ＡＬＵ１４のＢ入力とな
る。ＡＬＵ１４の演算結果データのＲＡＭ７に戻される
。また、ＡＬＵ１４の演算結果におけるＺフラグの状況
はオペレーションデコーダ２の解読結果とともに制御論
理部３に入力され、分岐のチエツク等に利用される。
第７図は、命令（Ｘ＋Ｙ ＋Ｘ）に対する第４図の回路
の動作を示したものである。ＲＡＭアドレス又は第１オ
ペランドＦＵ、ＦＬで定められ、ＲＡＭアドレスＹは第
２オペランドＳＵ、ＳＬで定められる。ＴＩのタイミン
グで、ＲＡＭ７が第２オペランド示すアドレスＹで指定
され、そのＴ−タがラッチ１２にラッチされる。
の動作を示したものである。ＲＡＭアドレス又は第１オ
ペランドＦＵ、ＦＬで定められ、ＲＡＭアドレスＹは第
２オペランドＳＵ、ＳＬで定められる。ＴＩのタイミン
グで、ＲＡＭ７が第２オペランド示すアドレスＹで指定
され、そのＴ−タがラッチ１２にラッチされる。
Ｔ２のタイミングでＲＡＭ７が第１オペランドの示すア
ドレスＸで指定され、そのデータＸがラッチ１１にラッ
チされる。次のＴ３のタイミングで、データＸとＹをＡ
ＬＵ１４で加算し、加算結果をＲＡＭ７のＸアドレスに
書き込んで命令の実行が終了する。
ドレスＸで指定され、そのデータＸがラッチ１１にラッ
チされる。次のＴ３のタイミングで、データＸとＹをＡ
ＬＵ１４で加算し、加算結果をＲＡＭ７のＸアドレスに
書き込んで命令の実行が終了する。
第８図は命令（ｘ＋３→Ｘ）に対する動作を示したもの
である。この場合は、ＴＩのタイミングで第２オペラン
ドの下位５Ｌ（＝３）がゲートｌＯを介してセレクタ１
３に選択される。Ｔ２タイミングでｉｌオペランドの示
すＲＡＭ７のアドレスＸが指定され、そのデータＸがラ
ッチ１１にセットされる。Ｔ３でＡＬＵ１４で加算が実
行され、結果がＲＡＭ７のアドレスＸに書き込まれる。
である。この場合は、ＴＩのタイミングで第２オペラン
ドの下位５Ｌ（＝３）がゲートｌＯを介してセレクタ１
３に選択される。Ｔ２タイミングでｉｌオペランドの示
すＲＡＭ７のアドレスＸが指定され、そのデータＸがラ
ッチ１１にセットされる。Ｔ３でＡＬＵ１４で加算が実
行され、結果がＲＡＭ７のアドレスＸに書き込まれる。
第９図は命令（Ｘ／４）に対するこの命令は第１オペラ
ンドＸと即値である第２オペランド４とを比較し、Ｘ−
４＝０の条件が成立するかどうかを調べるためのもので
ある。Ｔ２のタイミングまでは第８図の命令と同様に動
作し、Ｔ３のタイミングで、ＡＬＵ１４にてデータＸか
ら即値が減算され、その減算結果に従って、ゼロフラグ
Ｚ、キャリーフラグＣＯの状態が定まる。
ンドＸと即値である第２オペランド４とを比較し、Ｘ−
４＝０の条件が成立するかどうかを調べるためのもので
ある。Ｔ２のタイミングまでは第８図の命令と同様に動
作し、Ｔ３のタイミングで、ＡＬＵ１４にてデータＸか
ら即値が減算され、その減算結果に従って、ゼロフラグ
Ｚ、キャリーフラグＣＯの状態が定まる。
第５図は分岐命令を含むフローを示し、第６図はこのフ
ローを実現するために、上述した従来例のプログラムＲ
ＯＭＩに記憶される、プログラムの内容を示す。従来の
場合、第６図に示されるように条件分岐における条件フ
ラグ状７８を得るための条件検査命令語（Ｘ／４）の次
アドレスに、ＪＭＰ（ｎ＋４）というＲＡＭ７のアドレ
ス（ｎ＋４）にジャンプするジャンプ命令語を格納する
必要がある。
ローを実現するために、上述した従来例のプログラムＲ
ＯＭＩに記憶される、プログラムの内容を示す。従来の
場合、第６図に示されるように条件分岐における条件フ
ラグ状７８を得るための条件検査命令語（Ｘ／４）の次
アドレスに、ＪＭＰ（ｎ＋４）というＲＡＭ７のアドレ
ス（ｎ＋４）にジャンプするジャンプ命令語を格納する
必要がある。
この様に、従来技術では条件付の分岐処理ごとに、２つ
の命令語を必要とし、それによってプログラムＲＯＭの
容量が増大する問題があった。
の命令語を必要とし、それによってプログラムＲＯＭの
容量が増大する問題があった。
［発明の目的］
したがって、この発明の目的は、条件付分岐命令のため
のプログラムステップ数を減少させた中央演算処理袋δ
を提供することである。
のプログラムステップ数を減少させた中央演算処理袋δ
を提供することである。
［発明の構成、作用］
上記の目的を達成するため、この発明によれば、プロブ
ラムを記憶するプログラムメモリ手段と、上記プログラ
ムメモリ手段をアドレッシングするアドレッシング回路
手段と、上記アドレッシング回路手段にてアドレッシン
グされた上記プログラムメモリの記憶場所から読み出さ
れた命令語を構成するオペコードとオペランドのうちオ
ペコード解読する命令解読回路手段、上記命令解読回路
手段の解読結果に従って動作して、上記オペランドの演
算を実行する演算、回路手段と、を有する中央演算処理
装置において、上記プログラムメモリ手段は、条件付分
岐命令の命令語として、オペコードと第１オペランドと
、この第１オペランドの即値である第２オペランドとと
もに、第２オペランドを即値としたときに残るフィール
ドに分岐先を示すジャンプ値とを記憶する手段を有し、
」二記アドレッシング回路手段は、上記条件付分岐命令
の実行時に上記演算回路手段から条件成立を示す演算結
果が与えられたときに、上記ジャンプ値の示す分岐先ア
ドレスによって上記プログラムメモリ手段に対する次ア
ドレスを形成する手段が提供される。
ラムを記憶するプログラムメモリ手段と、上記プログラ
ムメモリ手段をアドレッシングするアドレッシング回路
手段と、上記アドレッシング回路手段にてアドレッシン
グされた上記プログラムメモリの記憶場所から読み出さ
れた命令語を構成するオペコードとオペランドのうちオ
ペコード解読する命令解読回路手段、上記命令解読回路
手段の解読結果に従って動作して、上記オペランドの演
算を実行する演算、回路手段と、を有する中央演算処理
装置において、上記プログラムメモリ手段は、条件付分
岐命令の命令語として、オペコードと第１オペランドと
、この第１オペランドの即値である第２オペランドとと
もに、第２オペランドを即値としたときに残るフィール
ドに分岐先を示すジャンプ値とを記憶する手段を有し、
」二記アドレッシング回路手段は、上記条件付分岐命令
の実行時に上記演算回路手段から条件成立を示す演算結
果が与えられたときに、上記ジャンプ値の示す分岐先ア
ドレスによって上記プログラムメモリ手段に対する次ア
ドレスを形成する手段が提供される。
この構成によれば、従来、プログラムメモリ手段に１条
件検査のための命令語とジャンプ命令語を分けて記憶さ
せて、実行していた条件付分岐処理と同様の処理を、条
件検査命令とジャンプ命令とを複合化したｌ命令、Ｊを
実行することによって達成できる。したがって、プログ
ラム記憶手段の記憶容量を効率的に利用できる。
件検査のための命令語とジャンプ命令語を分けて記憶さ
せて、実行していた条件付分岐処理と同様の処理を、条
件検査命令とジャンプ命令とを複合化したｌ命令、Ｊを
実行することによって達成できる。したがって、プログ
ラム記憶手段の記憶容量を効率的に利用できる。
［実施例］
以下、図面を参照して、この発明の詳細な説明する。
第１図に実施例に係る中央演算処理装置の回路の回路ブ
ロック図を示す。なお、従来例の第４図と同様な要素に
は同一番号を付し、その説明を省略する。第４図と異な
る点としてプログラムＲＯＭＩに対するアドレスを生成
するアドレッシング回路が第１に挙げられる。即ち、ア
ドレッシング回路中に３５セレクタ１５が付加される。
ロック図を示す。なお、従来例の第４図と同様な要素に
は同一番号を付し、その説明を省略する。第４図と異な
る点としてプログラムＲＯＭＩに対するアドレスを生成
するアドレッシング回路が第１に挙げられる。即ち、ア
ドレッシング回路中に３５セレクタ１５が付加される。
このセレクタ１５はプログラムＲＯＭＩからＳＬフィー
ルドと制御論理部３からの値“ｌ”とを受け、制御論理
部３からのＭ御信号に従って動作し、後述する条件検査
兼分岐命令の実行時において、条件が成立するときはＳ
Ｌフィールドを選択し、加算器４において、プログラム
ＲＯＭアドレス現在値にＳＬフィールド値（分岐先のア
ドレスのデスプレースメント値を示す）が加算されて、
プログラムＲＯＭＩに対する次アドレスが形成されるよ
うにする。その他の場合は、セレクタ１５は制御論理部
３から値“１”を選択し、加算器４をプログラムカウン
タとして動作させる。
ルドと制御論理部３からの値“ｌ”とを受け、制御論理
部３からのＭ御信号に従って動作し、後述する条件検査
兼分岐命令の実行時において、条件が成立するときはＳ
Ｌフィールドを選択し、加算器４において、プログラム
ＲＯＭアドレス現在値にＳＬフィールド値（分岐先のア
ドレスのデスプレースメント値を示す）が加算されて、
プログラムＲＯＭＩに対する次アドレスが形成されるよ
うにする。その他の場合は、セレクタ１５は制御論理部
３から値“１”を選択し、加算器４をプログラムカウン
タとして動作させる。
第２図は上述した第５図に示すフローのために、実施例
のプログラムＲＯＭＩに記憶されるプログラムを示す、
アドレスｎにある命＋ （ｘ／４＋３）が条件検査と分
岐命令とを複合化した命令である。第６図の従来例に比
ベプログラムステップ数が１減少していることがわかる
。この複合命令の一般形式は第３図に示するように（Ｘ
／ｎ＋ｍ）で表わされる。
のプログラムＲＯＭＩに記憶されるプログラムを示す、
アドレスｎにある命＋ （ｘ／４＋３）が条件検査と分
岐命令とを複合化した命令である。第６図の従来例に比
ベプログラムステップ数が１減少していることがわかる
。この複合命令の一般形式は第３図に示するように（Ｘ
／ｎ＋ｍ）で表わされる。
ここに、Ｘは第１オペランドであり、命令語のＦＵフィ
ールドとＦＬフィールドによりその上位と下位が規定さ
れる。ｎはＳＬフィールドで規定される６ｍはＳＵフィ
ールドで規定される。命令（Ｘ／ｎ＋ｍ）の意味は、第
１オペランドＸで示されるＲＡＭ７アドレスのデータか
ら第２オペランドの即値ｎを引いた値がゼロかどうか検
査し、ゼロならば、ＲＯＭＩの現アドレス値にジャンプ
値ｍを加えてＲＯＭＩの分岐先アドレスを得る。
ールドとＦＬフィールドによりその上位と下位が規定さ
れる。ｎはＳＬフィールドで規定される６ｍはＳＵフィ
ールドで規定される。命令（Ｘ／ｎ＋ｍ）の意味は、第
１オペランドＸで示されるＲＡＭ７アドレスのデータか
ら第２オペランドの即値ｎを引いた値がゼロかどうか検
査し、ゼロならば、ＲＯＭＩの現アドレス値にジャンプ
値ｍを加えてＲＯＭＩの分岐先アドレスを得る。
というものである。第２図の場合には、分岐先アドレス
は命令語（Ｖ３＋３）を記憶するアドレス（ｎ＋３）と
なる。
は命令語（Ｖ３＋３）を記憶するアドレス（ｎ＋３）と
なる。
この複合命令（ｘ ／ ４ ＋ ３ ）を例にとって、
第１図の回路の動作を説明すると、Ｔ１のタイミングで
、第２オペランドＳＬフイールド即値４がゲート１０、
セレクタ１３を通してＡＬＵ１４のＢ入力に入力される
０次のＴ２のタイミングで、第１オペランドのＦＵとＦ
Ｌフィールドにある値ＸでＲＡＭ７をアドレッシングし
、そのデータ値Ｘがラッチ１１を介してＡＵＬ１４のＡ
入力に入力される。次のＴ３のタイミングで（ｘ−４）
の演算が実行され、そのゼロフラグＺの状態がその演算
結果として定められる。
第１図の回路の動作を説明すると、Ｔ１のタイミングで
、第２オペランドＳＬフイールド即値４がゲート１０、
セレクタ１３を通してＡＬＵ１４のＢ入力に入力される
０次のＴ２のタイミングで、第１オペランドのＦＵとＦ
Ｌフィールドにある値ＸでＲＡＭ７をアドレッシングし
、そのデータ値Ｘがラッチ１１を介してＡＵＬ１４のＡ
入力に入力される。次のＴ３のタイミングで（ｘ−４）
の演算が実行され、そのゼロフラグＺの状態がその演算
結果として定められる。
一方、ＲＯＭＩのアドレッシング回路の５５セレクタ１
５にはＳＵフィールドにあるジャンプ値°°３″がその
一方の入力に加えられている。更に、制御論理部３には
Ｔ３のタイミングで得られたゼロフラグＺの信号が入力
される。このゼロフラグＺに対応する制御信号（図示せ
ず）が制御論理部３からセレクタ１５に加えらえる。こ
の結果、セレクタ１５はゼロフラグＺ＝１（Ｘ−４０）
ときにはＳＵフィールドのジャンプ値“３”を選択し、
ゼロフラグＺ＝Ｏ（Ｘ−４≠０）のときにはル制御論理
部３から入力データ“ｌ“を！択する。したがって、ゼ
ロフラグＺ値によって条件成立の右共に従って、加算器
４で（ｎ ＋ １ ）または（ｎ＋３）のアドレス演算
が行われ、次のサイクルでアドレス（ｎ＋ １）の命仝
Ｖ１＋１またはアドレス（ｎ＋３）の命令ｖ３＋３が実
行されることになる。
５にはＳＵフィールドにあるジャンプ値°°３″がその
一方の入力に加えられている。更に、制御論理部３には
Ｔ３のタイミングで得られたゼロフラグＺの信号が入力
される。このゼロフラグＺに対応する制御信号（図示せ
ず）が制御論理部３からセレクタ１５に加えらえる。こ
の結果、セレクタ１５はゼロフラグＺ＝１（Ｘ−４０）
ときにはＳＵフィールドのジャンプ値“３”を選択し、
ゼロフラグＺ＝Ｏ（Ｘ−４≠０）のときにはル制御論理
部３から入力データ“ｌ“を！択する。したがって、ゼ
ロフラグＺ値によって条件成立の右共に従って、加算器
４で（ｎ ＋ １ ）または（ｎ＋３）のアドレス演算
が行われ、次のサイクルでアドレス（ｎ＋ １）の命仝
Ｖ１＋１またはアドレス（ｎ＋３）の命令ｖ３＋３が実
行されることになる。
Ｓ３ＣのＣＸ土ｎ→Ｘ）の欄に示すように、第２オペラ
ンドを即値ｎとする即値命令では、ＳＵフィールドは使
用されない。実施例ではこのＳＵフィールド複合命令で
ある条件付分岐命令において、ジャンプ値ｍのフィール
ドとして使用しているので、命令語のビット数を従来よ
り太きくとる必要はない。
ンドを即値ｎとする即値命令では、ＳＵフィールドは使
用されない。実施例ではこのＳＵフィールド複合命令で
ある条件付分岐命令において、ジャンプ値ｍのフィール
ドとして使用しているので、命令語のビット数を従来よ
り太きくとる必要はない。
［発明の効果］
以上、詳細に説明したように、この発明では、プログラ
ムメモリ手段に、条件付分岐命令の複合的な命令語とし
て、オペコードと条件検査用の第１オペランドと、この
第１オペランドの即値である第２オペランドとともに、
第２オペランドを即値としたときに残るフィールドに分
岐先アドレスのためのジャンプ値とを記憶する手段を設
け、プログラムメモリ手段に対するアドレッシング回路
手段に、上記条件付分岐命令の実行時に演算回路手段か
らの条件成立を示す演算結果が与えられたトキニ上記ジ
ャンプ値の示す分岐先アドレスによって上記プログラム
メモリ手段に対する次アドレスを形成する手段を設けた
ので、プログラムメモリ手段の記憶容量を効率的に利用
でき、特に分岐処理に係るプログラムステップ数を大幅
に減少させることができる。
ムメモリ手段に、条件付分岐命令の複合的な命令語とし
て、オペコードと条件検査用の第１オペランドと、この
第１オペランドの即値である第２オペランドとともに、
第２オペランドを即値としたときに残るフィールドに分
岐先アドレスのためのジャンプ値とを記憶する手段を設
け、プログラムメモリ手段に対するアドレッシング回路
手段に、上記条件付分岐命令の実行時に演算回路手段か
らの条件成立を示す演算結果が与えられたトキニ上記ジ
ャンプ値の示す分岐先アドレスによって上記プログラム
メモリ手段に対する次アドレスを形成する手段を設けた
ので、プログラムメモリ手段の記憶容量を効率的に利用
でき、特に分岐処理に係るプログラムステップ数を大幅
に減少させることができる。
第１図は実施例に係る中央演算処理装置のブロック図、
第２図は第１図の実施例のプログラムＲＯＭに記憶され
るプログラム例を示す図、 第３図は第１図の実施例で使用される命令の例とオペラ
ンドのフィールド割当を示す図、第４図は従来例に係る
中央演算処理装置のブロック図、 第５図は分岐処理と含むフローの例を示す図、第６図は
第５図のフローに対応して第４図のプログラムＲＯＭに
記憶されるプログラムを示す図、 第７図は、 第８図、 第９図は８４図の動作を説 明するのに用いた図である。 １・・・・・・プログラムＲＯＭ、 ２・・・・・・オペレーショ ンデコーダ、 ７・・・・・・ＲＡＭ、 ４・・・・・・ＡＬＵ、 ４・・・・・・加算器、 ５・・・・・・セレクタ。 特 許 出 願 人 カシオ計算機株式会社 アドレス 内容 Ｘ／４＋３ ｎ＋１ １ ＋１ ｎ＋２ ２ ＋２ ｎ＋３ Ｖ３ ＋３ 第 図 第 図 第 ５ 図 アドレス 内容 Ｘ／４ ｎ＋１ ＪＭＰ （ｎ＋４） ｎ＋２ Ｖｌ＋１ ｎ＋３ ｖ２ ＋２ ｎ＋４ 第 図 Ｘ＋Ｙ＋Ｘ ＲＡＭアドレス ＡＬＵ入力 ＡＬＵ出力 ｘ＋Ｙ ｘ＋Ｙ Ｘ＋３→Ｘ Ｉ ２ ３ ＲＡＭアドレス ＢＵＳ内容 Ｓ［＝３ ＡＬＵ出力 Ｘ＋３ Ｘ＋３ 第 図 Ｘ／４ Ｘ−４ Ｚｅｒｏフラグ判断 Ｉ ２ ３ ＲＡＭアドレス ＵＳ Ｓ（ ＝４ ＡＬＵ出カ −４ −４ Ｌ４ ｃａｒｒｅｇまたは Ｚｅｒｏ発生 オペランド ＦＵ、［Ｘ ＳＵ アキ ＳＬ ｎ＝４ 第 図
るプログラム例を示す図、 第３図は第１図の実施例で使用される命令の例とオペラ
ンドのフィールド割当を示す図、第４図は従来例に係る
中央演算処理装置のブロック図、 第５図は分岐処理と含むフローの例を示す図、第６図は
第５図のフローに対応して第４図のプログラムＲＯＭに
記憶されるプログラムを示す図、 第７図は、 第８図、 第９図は８４図の動作を説 明するのに用いた図である。 １・・・・・・プログラムＲＯＭ、 ２・・・・・・オペレーショ ンデコーダ、 ７・・・・・・ＲＡＭ、 ４・・・・・・ＡＬＵ、 ４・・・・・・加算器、 ５・・・・・・セレクタ。 特 許 出 願 人 カシオ計算機株式会社 アドレス 内容 Ｘ／４＋３ ｎ＋１ １ ＋１ ｎ＋２ ２ ＋２ ｎ＋３ Ｖ３ ＋３ 第 図 第 図 第 ５ 図 アドレス 内容 Ｘ／４ ｎ＋１ ＪＭＰ （ｎ＋４） ｎ＋２ Ｖｌ＋１ ｎ＋３ ｖ２ ＋２ ｎ＋４ 第 図 Ｘ＋Ｙ＋Ｘ ＲＡＭアドレス ＡＬＵ入力 ＡＬＵ出力 ｘ＋Ｙ ｘ＋Ｙ Ｘ＋３→Ｘ Ｉ ２ ３ ＲＡＭアドレス ＢＵＳ内容 Ｓ［＝３ ＡＬＵ出力 Ｘ＋３ Ｘ＋３ 第 図 Ｘ／４ Ｘ−４ Ｚｅｒｏフラグ判断 Ｉ ２ ３ ＲＡＭアドレス ＵＳ Ｓ（ ＝４ ＡＬＵ出カ −４ −４ Ｌ４ ｃａｒｒｅｇまたは Ｚｅｒｏ発生 オペランド ＦＵ、［Ｘ ＳＵ アキ ＳＬ ｎ＝４ 第 図
Claims (1)
- 【特許請求の範囲】 プロブラムを記憶するプログラムメモリ手段と、 上記プログラムメモリ手段をアドレッシングするアドレ
ッシング回路手段と、 上記アドレッシング回路手段にてアドレッシングされた
上記プログラムメモリの記憶場所から読み出された命令
語を構成するオペコードとオペランドのうちオペコード
を解読する命令解読回路手段と、 上記命令解読回路手段の解読結果に従って動作して、上
記オペランドの演算を実行する演算回路手段と、 を有する中央演算処理装置において、上記プログラムメ
モリ手段は、条件付分岐命令の命令語として、オペコー
ドと第１オペランドと、この第１オペランドの即値であ
る第２オペランドとともに、第２オペランドを即値とし
たときに残るフィールドに分岐先を示すジャンプ値とを
記憶する手段を有し、 上記アドレッシング回路手段は、上記条件付分岐命令の
実行時に上記演算回路手段から条件成立を示す演算結果
が与えられたときに、上記ジャンプ値の示す分岐先アド
レスによって上記プログラムメモリ手段に対する次アド
レスを形成する手段を有することを特徴とする中央演算
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341501A JPH03204028A (ja) | 1989-12-30 | 1989-12-30 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341501A JPH03204028A (ja) | 1989-12-30 | 1989-12-30 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204028A true JPH03204028A (ja) | 1991-09-05 |
Family
ID=18346550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341501A Pending JPH03204028A (ja) | 1989-12-30 | 1989-12-30 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204028A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014223329A (ja) * | 2014-06-20 | 2014-12-04 | 株式会社大都技研 | 遊技台 |
| JP2015016369A (ja) * | 2014-10-20 | 2015-01-29 | 株式会社大都技研 | 遊技台 |
| JP2015097870A (ja) * | 2015-02-27 | 2015-05-28 | 株式会社大都技研 | 遊技台 |
-
1989
- 1989-12-30 JP JP1341501A patent/JPH03204028A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014223329A (ja) * | 2014-06-20 | 2014-12-04 | 株式会社大都技研 | 遊技台 |
| JP2015016369A (ja) * | 2014-10-20 | 2015-01-29 | 株式会社大都技研 | 遊技台 |
| JP2015097870A (ja) * | 2015-02-27 | 2015-05-28 | 株式会社大都技研 | 遊技台 |
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