JPH03204208A - 周波数変換回路 - Google Patents
周波数変換回路Info
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- JPH03204208A JPH03204208A JP2000250A JP25090A JPH03204208A JP H03204208 A JPH03204208 A JP H03204208A JP 2000250 A JP2000250 A JP 2000250A JP 25090 A JP25090 A JP 25090A JP H03204208 A JPH03204208 A JP H03204208A
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- 238000006243 chemical reaction Methods 0.000 title claims description 5
- 230000010355 oscillation Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
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- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、無線通信もしくは放送システムなどにおい
て用いられる周波数変換回路（ミキサ）に関するもので
ある。
て用いられる周波数変換回路（ミキサ）に関するもので
ある。
この種の回路として従来よりＦＥＴ （電界効果トラン
ジスタ）の非線形特性を利用したものがある。第３図お
よび第４図にその基本回路構成を示す。第３図はいわゆ
るゲート形ミキサで、被変換信号（ＲＦ倍信号周波数ｆ
ＲＦ）ｖＲＦと局部発振信号（中間周波信号、周波数ｆ
）ｖ とをＦｏｓｃ ｏｓｃ ＥＴのゲートに印加している。これに対し第４図はドレ
イン形ミキサで、局部発振信号Ｖ をドＳＣ レイン側に加えている。
ジスタ）の非線形特性を利用したものがある。第３図お
よび第４図にその基本回路構成を示す。第３図はいわゆ
るゲート形ミキサで、被変換信号（ＲＦ倍信号周波数ｆ
ＲＦ）ｖＲＦと局部発振信号（中間周波信号、周波数ｆ
）ｖ とをＦｏｓｃ ｏｓｃ ＥＴのゲートに印加している。これに対し第４図はドレ
イン形ミキサで、局部発振信号Ｖ をドＳＣ レイン側に加えている。
第３図に示したゲート形ミキサでは、ｖｌ？ＦとｖｏＳ
ｃとを同一の電極（ゲート電極）に印加するため、両者
をアイソレートするための付属回路が必要となる。ミキ
サの場合、■ としてきわめＳＣ て大振幅の信号を用いるため、この分離は容易でない。
ｃとを同一の電極（ゲート電極）に印加するため、両者
をアイソレートするための付属回路が必要となる。ミキ
サの場合、■ としてきわめＳＣ て大振幅の信号を用いるため、この分離は容易でない。
特にマイクロ波帯で使用するものにおいては、ＩＣ（集
積回路）化が困難であるような複雑な回路を必要とする
ことから、例えば外部にサーキュレータを形成した完全
な分離を図るなどの手段が必要となる。
積回路）化が困難であるような複雑な回路を必要とする
ことから、例えば外部にサーキュレータを形成した完全
な分離を図るなどの手段が必要となる。
第４図に示したドレイン形ミキサでは、ＶＲＦと■
との分離は不要であるものの、出力信号Ｏ８Ｃ ■ をドレインから取り出すため、このＶ と０
０■ とを分離する回
路がやはり必要となる。
との分離は不要であるものの、出力信号Ｏ８Ｃ ■ をドレインから取り出すため、このＶ と０
０■ とを分離する回
路がやはり必要となる。
ＳＣ
〔課題を解決するための手段〕
この発明は、非線形デバイスとして、ゲート電極近傍の
同一半導体基板上にオーミック電極からなるサイドゲー
ト電極を配置したＦＥＴを用い、ゲート電極に被変換信
号、サイドゲート電極に局部発振信号を印加するように
したものである。
同一半導体基板上にオーミック電極からなるサイドゲー
ト電極を配置したＦＥＴを用い、ゲート電極に被変換信
号、サイドゲート電極に局部発振信号を印加するように
したものである。
ＦＥＴにおいて、ゲート電極近傍に配置した電極（サイ
ドゲート電極）に印加する電圧Ｖ によ８ｇ す、しきい値電圧が第２図に示すように変動する現象が
知られている。このような現象は、例えばＦＥＴをＩＣ
化する場合に高密度化の妨げになるものとしてその抑制
がひとつの技術的課題となっているものであるが、ここ
ではこのサイドゲート効果を逆に積極的に利用する。す
なわち、サイドゲート電極に局部発振信号■ を印加
することＳＣ により、ＦＥＴのしきい値電圧ｖｔｈを変化させる。
ドゲート電極）に印加する電圧Ｖ によ８ｇ す、しきい値電圧が第２図に示すように変動する現象が
知られている。このような現象は、例えばＦＥＴをＩＣ
化する場合に高密度化の妨げになるものとしてその抑制
がひとつの技術的課題となっているものであるが、ここ
ではこのサイドゲート効果を逆に積極的に利用する。す
なわち、サイドゲート電極に局部発振信号■ を印加
することＳＣ により、ＦＥＴのしきい値電圧ｖｔｈを変化させる。
この変化範囲をＶｔｈｌ〜ｖｔｈ２として、ゲートノく
イアスミ圧Ｖ をほぼ（ｖｔｈｌ＋ｖｔｈ２）／２の値
となるように設定すれば、局部発振信号によりＦＥＴの
ドレイン電流が断・続されることとなり、ミキシング動
作が行なわれる。
イアスミ圧Ｖ をほぼ（ｖｔｈｌ＋ｖｔｈ２）／２の値
となるように設定すれば、局部発振信号によりＦＥＴの
ドレイン電流が断・続されることとなり、ミキシング動
作が行なわれる。
以下、添付図面の第１図を参照してこの発明の一実施例
を説明する。
を説明する。
同図（ａ）は本実施例のミキサの構成を示す回路図であ
る。同図においてＦＥＴＩは、後述するようなサイドゲ
ート電極５０をもち、ゲート電極（ゲート・ソース間）
に対して被変換信号ｖＲＦ（周波数ｆＲＰ）、サイドゲ
ート電極５０（サイドゲート・ソース間）に対して局部
発振信号Ｖ。ｓ０周波数（ｆ ）がそれぞれ印加さ
れる構成となＳＣ っている。符号２はマツチング回路を示す。ＦＥＴ１の
ゲート電極に入力する被変換信号ｖＲＰが非常に周波数
の高い信号である場合、ＦＥＴＩの入力インピーダンス
と整合をとらないと、入力信号は反射されＦＥＴＩに流
入しない。マツチング回路２はこのための回路である。
る。同図においてＦＥＴＩは、後述するようなサイドゲ
ート電極５０をもち、ゲート電極（ゲート・ソース間）
に対して被変換信号ｖＲＦ（周波数ｆＲＰ）、サイドゲ
ート電極５０（サイドゲート・ソース間）に対して局部
発振信号Ｖ。ｓ０周波数（ｆ ）がそれぞれ印加さ
れる構成となＳＣ っている。符号２はマツチング回路を示す。ＦＥＴ１の
ゲート電極に入力する被変換信号ｖＲＰが非常に周波数
の高い信号である場合、ＦＥＴＩの入力インピーダンス
と整合をとらないと、入力信号は反射されＦＥＴＩに流
入しない。マツチング回路２はこのための回路である。
また符号３はアッテネータを示し、局部発振信号Ｖ
が反射されＳＣ てそのまま局部発振器に戻るのを防ぐ。先にも述べたよ
うに、局部発振信号Ｖ としては、例えＳｅ ば＋１０ｄＢというようなきわめて大きなパワーを用い
ることによりＦＥＴＩの非線形性を引出す。
が反射されＳＣ てそのまま局部発振器に戻るのを防ぐ。先にも述べたよ
うに、局部発振信号Ｖ としては、例えＳｅ ば＋１０ｄＢというようなきわめて大きなパワーを用い
ることによりＦＥＴＩの非線形性を引出す。
コノような大パワーの信号が仮にそのまま局部発振器に
戻ってくると、回路が破壊されかねない。
戻ってくると、回路が破壊されかねない。
そこで例えば−３ｄＢのアッテネータ３を挿入しておけ
ば、往復で一６ｄＢの減衰となる。これはＶＳＷＲ（電
圧定在波比）では「３」に相当し、発振器側からみて５
０Ωにかなり近くなる。
ば、往復で一６ｄＢの減衰となる。これはＶＳＷＲ（電
圧定在波比）では「３」に相当し、発振器側からみて５
０Ωにかなり近くなる。
さらに符号４はフィルタを示す。これはＦＥＴ１のドレ
イン出力から周波数変換された信号のみを取り出すため
のもので、本実施例のミキサを例えばダウンコンバータ
ーとして用いる場合ならローパスフィルタを使用する。
イン出力から周波数変換された信号のみを取り出すため
のもので、本実施例のミキサを例えばダウンコンバータ
ーとして用いる場合ならローパスフィルタを使用する。
またＦＥＴ１のソースは接地されている。
ここで、サイドゲート電極５０に局部発振信号ｖＯ８ｅ
が印加されることによるＦＥＴＩのしきい値電圧変化範
囲を■ｔｈ□〜ｖｔｈ２として、ゲート・ソース間のバ
イアス電圧Ｖｂをほぼ（ｖｔｈｉ＋ｖｔｈ２）／２の値
に設定しておく。すると、■Ｏ８ｅのレベルによるｖｔ
ｈの変化により、ｖ ｂ ＜ｖｔｈとなるときはＦＥＴ
Ｉはしゃ断状態、ｖ ｂ ＞Ｖ となるときは導通状態
となる。つまり、局部ｈ 発振信号Ｖ によりＦＥＴＩのドレイン電流がＳｅ オン会オフされることとなって、ミキシング動作が行な
える。しかも局部発振信号Ｖ 印加されＳＣ るサイドゲート電極５０は他から独立した電極であるこ
とから、分離回路は全く不要である。
が印加されることによるＦＥＴＩのしきい値電圧変化範
囲を■ｔｈ□〜ｖｔｈ２として、ゲート・ソース間のバ
イアス電圧Ｖｂをほぼ（ｖｔｈｉ＋ｖｔｈ２）／２の値
に設定しておく。すると、■Ｏ８ｅのレベルによるｖｔ
ｈの変化により、ｖ ｂ ＜ｖｔｈとなるときはＦＥＴ
Ｉはしゃ断状態、ｖ ｂ ＞Ｖ となるときは導通状態
となる。つまり、局部ｈ 発振信号Ｖ によりＦＥＴＩのドレイン電流がＳｅ オン会オフされることとなって、ミキシング動作が行な
える。しかも局部発振信号Ｖ 印加されＳＣ るサイドゲート電極５０は他から独立した電極であるこ
とから、分離回路は全く不要である。
第１図（ｂ）に、ＦＥＴＩの構造を示す。同図は、各電
極および配線パターン等の平面的な配置のみを示したも
ので、局間絶縁膜などは省略しである。符号１０はＧａ
Ａｓからなる半絶縁性の基板を示し、基板１０の上に
はゲート幅方向に長（為ゲート電極２０、ソース電極・
配線層３０、ドレイン電極・配線層４０およびサイドゲ
ート電極５０が配置しである。
極および配線パターン等の平面的な配置のみを示したも
ので、局間絶縁膜などは省略しである。符号１０はＧａ
Ａｓからなる半絶縁性の基板を示し、基板１０の上に
はゲート幅方向に長（為ゲート電極２０、ソース電極・
配線層３０、ドレイン電極・配線層４０およびサイドゲ
ート電極５０が配置しである。
本実施例のＦＥＴは低雑音指向のマイクロ波ＦＥＴであ
り、雑音指数を最小にするため、ゲート電極２０は３個
の給電点（Ａ、Ｂ、Ｃ）において引き出し配線２１を通
してゲート入力用端子（パッド）２２に接続しである。
り、雑音指数を最小にするため、ゲート電極２０は３個
の給電点（Ａ、Ｂ、Ｃ）において引き出し配線２１を通
してゲート入力用端子（パッド）２２に接続しである。
それに対応してサイドゲート電極も、上記各給電点部分
および両端部の計５箇所に分散して配置されている。各
サイドゲート電極５０ａ〜５０ｅは、基板１ｏに形成し
たｎ＋領領域オーミック接触する金属電極がらなり、ゲ
ート電極２ｏとの交叉部においては、ゲート電極がサイ
ドゲート電極の上をまたぐようなエアブリッジ構造とす
ることによりゲート容量の低減を図っている。
および両端部の計５箇所に分散して配置されている。各
サイドゲート電極５０ａ〜５０ｅは、基板１ｏに形成し
たｎ＋領領域オーミック接触する金属電極がらなり、ゲ
ート電極２ｏとの交叉部においては、ゲート電極がサイ
ドゲート電極の上をまたぐようなエアブリッジ構造とす
ることによりゲート容量の低減を図っている。
ゲート電極２０は、図中鎖線で示した活性層１１に対し
、ショットキー接合を形成している。
、ショットキー接合を形成している。
一方、ソースおよびドレイン電極はゲート電極２０の両
側に形成されたｎ＋領領域オーミック接触するように形
成されている。したがってこれらソースおよびドレイン
電極は下層配線層により形成され、コンタクトホールを
介して上層の端子３１．４１へと接続されている。なお
、サイドゲート電極５０の引き出し配線５１と交叉する
部分のドレイン配線層、またドレイン配線層と交叉する
部分のソース配線層は、それぞれ上層配線層により形成
されている。
側に形成されたｎ＋領領域オーミック接触するように形
成されている。したがってこれらソースおよびドレイン
電極は下層配線層により形成され、コンタクトホールを
介して上層の端子３１．４１へと接続されている。なお
、サイドゲート電極５０の引き出し配線５１と交叉する
部分のドレイン配線層、またドレイン配線層と交叉する
部分のソース配線層は、それぞれ上層配線層により形成
されている。
ゲート、ドレインおよびサイドゲートの各端子（パッド
）は、例えばカスケードマイクロチック社のマイクロ波
つェハーブローバによってブロービングできるような寸
法に配置され、ネットワークアナライザ等を用いて容易
に回路設計に必要なモデリングが行なえるようにしてあ
り、最高２６．５ＧＨｚまで可能となっている。
）は、例えばカスケードマイクロチック社のマイクロ波
つェハーブローバによってブロービングできるような寸
法に配置され、ネットワークアナライザ等を用いて容易
に回路設計に必要なモデリングが行なえるようにしてあ
り、最高２６．５ＧＨｚまで可能となっている。
ドレインへの引き出し配線の幅Ｗは、その特性インピー
ダンスが５ｏΩとなる大きさ（厚さ１００μｍのＧａ
Ａｓを基板１ｏとした場合で約７０μｍ）とし、測定系
との整合をとりゃすくしている。またソースの端子３１
はグランドに接続されている。
ダンスが５ｏΩとなる大きさ（厚さ１００μｍのＧａ
Ａｓを基板１ｏとした場合で約７０μｍ）とし、測定系
との整合をとりゃすくしている。またソースの端子３１
はグランドに接続されている。
ここで、サイドゲート入力用端子５２と各サイドゲート
電極５０ａ〜５０ｅおよびこれらを接続する引き出し配
線５１は、各サイドゲート電極５０ａ〜５０ｅがらサイ
ドゲート入力用端子５２までの電気長相互の差が、サイ
ドゲート入力信号として使用する周波数における波長の
４分の１に対して十分無視できる大きさとなるように形
成しである。本実施例では、サイドゲート電極５ｏはゲ
ート電極２０をゲート幅方向中央で２分する中心線に関
して対称形に配置され、サイドゲート電極５０ａと５０
ｅ、５０ｂと５０ｄについては、それぞれサイドゲート
入力用端子５２までの電気長は全く等しくなっている。
電極５０ａ〜５０ｅおよびこれらを接続する引き出し配
線５１は、各サイドゲート電極５０ａ〜５０ｅがらサイ
ドゲート入力用端子５２までの電気長相互の差が、サイ
ドゲート入力信号として使用する周波数における波長の
４分の１に対して十分無視できる大きさとなるように形
成しである。本実施例では、サイドゲート電極５ｏはゲ
ート電極２０をゲート幅方向中央で２分する中心線に関
して対称形に配置され、サイドゲート電極５０ａと５０
ｅ、５０ｂと５０ｄについては、それぞれサイドゲート
入力用端子５２までの電気長は全く等しくなっている。
この電気長は両端のサイドゲート電極５０ａ、５０ｅの
場合が最も大きく、中央のサイドゲート電極５０ｃの場
合が最も小さいが、これらの差が本実施例では１０ＧＨ
ｚの信号の４分の１波長の１０分の１（２００μｍ程度
）以下となるようにしである。
場合が最も大きく、中央のサイドゲート電極５０ｃの場
合が最も小さいが、これらの差が本実施例では１０ＧＨ
ｚの信号の４分の１波長の１０分の１（２００μｍ程度
）以下となるようにしである。
これにより、サイドゲート入力用端子５２に印加したマ
イクロ波信号が各サイドゲート電極５０ａ〜５０ｅに到
達したときの位相差を無視できる。したがってサイドゲ
ート電極５ｏに対し、局部発振信号としてマイクロ波を
印加することが可能である。
イクロ波信号が各サイドゲート電極５０ａ〜５０ｅに到
達したときの位相差を無視できる。したがってサイドゲ
ート電極５ｏに対し、局部発振信号としてマイクロ波を
印加することが可能である。
以上説明したようにこの発明は、非線形デバイスとして
サイドゲート電極を有するＦＥＴを用いることにより、
分離回路を必要としない周波数変換回路を構成できる効
果を有する。
サイドゲート電極を有するＦＥＴを用いることにより、
分離回路を必要としない周波数変換回路を構成できる効
果を有する。
第１図（ａ）はこの発明の一実施例を示すミキサの回路
図、同図（ｂ）はそれに用いたＦＥＴを示す平面図、第
２図はサイドゲート効果を示す図、第３図および第４図
は従来例を示す図である。 １・・・ＦＥＴ、１０・・・基板、２０・・・ゲート電
極、５０・・・サイドゲート電極。
図、同図（ｂ）はそれに用いたＦＥＴを示す平面図、第
２図はサイドゲート効果を示す図、第３図および第４図
は従来例を示す図である。 １・・・ＦＥＴ、１０・・・基板、２０・・・ゲート電
極、５０・・・サイドゲート電極。
Claims (1)
- 非線形デバイスとしてＦＥＴを用いた周波数変換回路に
おいて、ＦＥＴとして、そのゲート電極近傍の同一半導
体基板上にオーミック電極からなるサイドゲート電極を
配置したＦＥＴを用い、ゲート電極に被変換信号、サイ
ドゲート電極に局部発振信号をそれぞれ印加してなる周
波数変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250A JPH03204208A (ja) | 1990-01-05 | 1990-01-05 | 周波数変換回路 |
| US07/631,909 US5070376A (en) | 1990-01-05 | 1990-12-21 | Semiconductor device |
| EP19910100004 EP0437194A3 (en) | 1990-01-05 | 1991-01-02 | Schottky barrier field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250A JPH03204208A (ja) | 1990-01-05 | 1990-01-05 | 周波数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204208A true JPH03204208A (ja) | 1991-09-05 |
Family
ID=11468698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000250A Pending JPH03204208A (ja) | 1990-01-05 | 1990-01-05 | 周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007247494A (ja) * | 2006-03-15 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 斜流送風機羽根車 |
-
1990
- 1990-01-05 JP JP2000250A patent/JPH03204208A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007247494A (ja) * | 2006-03-15 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 斜流送風機羽根車 |
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