JPH03204697A

JPH03204697A - 楽音信号発生装置

Info

Publication number: JPH03204697A
Application number: JP90312A
Authority: JP
Inventors: Masaki Kudo; 工藤　政樹; Tokio Ogi; 小木　登喜男
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1990-01-05
Filing date: 1990-01-05
Publication date: 1991-09-06
Anticipated expiration: 2012-02-12
Also published as: US5383386A; JP2580814B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、電子楽器その他楽音発生若しくは合成機器
等で使用することができる楽音信号発生装置に関し、特
に、楽音信号発生のために実行する様々な演算のための
回路構成を簡略化することができるようにしたものに関
する。

〔従来の技術〕

楽音信号発生のために実行される演算には、種々のもの
がある。例えば、楽音波形発生のための位相アドレス信
号の演算、エンベロープ波形信号発生演算、楽音波形信
号に対する振幅レベルスケーリング演算及び楽音波形補
間演算などがある。

従来はこれらの各種演算は、それぞれ個別の専用の演算
回路によって行なわれていた。また、上述したそれぞれ
の演算においては、更に細かくは、係数をスケーリング
したりする演算やデータをアキュムレートする演算など
様々なものがあり、それらもまた、それぞれ個別の演算
回路、係数スケーリング用乗算器やアキュムレータなど
、によって行なわれていた。−例を示すと、特開昭６３
−１２５９９０号においては、エンベロープ波形発生の
ための装置が示されており、そこにおいては、各種の演
算がそれぞれ個別の専用の演算回路によって行なわれて
いる。

一方、特開平Ｌ−１０１５９９号においては、楽音波形
サンプル値の補間演算における補間係数によって楽音波
形信号の振幅をスケーリングするための演算と、エンベ
ロープ係数によって楽音波形信号の振幅をスケーリング
するための演算とを、共通の演算回路を時分割使用する
ことによって行なうことが示されている。

〔発明が解決しようとする課題〕

従来のように、楽音信号発生のために実行する各種演算
について、それぞれ個別の専用の演算回路によって行な
うようにしたのでは、演算回路の数が増し、回路構成が
大型化する。という問題点がある。

また、楽音波形信号に対して補間係数による振幅スケー
リング演算とエンベロープ係数による振幅スケーリング
演算とを共通回路で行なうものにあっては、極くわずか
な規模でしか回路の縮小を図ることができない、このよ
うに同じような性質の演算を行なう演算回路を共用化す
るやり方では、極めて限られた規模での回路の縮小しか
図れないのである。

この発明は上述の点に鑑みてなされたもので、馨音信号
発生のための各種演算を実行する演算回路を統合し、回
路構成の大幅な縮小を図ることができる楽音信号発生装
置を提供しようとするものである。

〔課題を解決するための手段〕

この発明に係る楽音信号発生装置は、加算手段と、この
加算手段に対して入力するデータをストアするための記
憶手段と、この記憶手段の出方データに対して、制御信
号に応じた論理処理を可変的に施して前記加算手段に与
える処理手段と、楽音信号発生のための複数種類の演算
をそれぞれ実現するために、それぞ九の演算に対応して
前記記憶手段へのデータの導入及び前記処理手段への前
記制御信号の供給を制御する制御手段とを具え、この制
御手段の制御に従って前記記憶手段に導入するデータが
決定されかつ前記処理手段の論理処理内容が決定される
ことにより、前記加算手段が、楽音信号発生のための複
数種類の演算のために共用されるようにしたことを特徴
とするものである。

この発明において、加算手段は、前記制御手段から与え
られる制御信号に応じてその有効ビット数を切り替える
ことができるようにしてもよい。

その場合、加算手段は、桁上げ信号出力と桁上げ信号入
力間をゲートを介して接続した複数の加算回路を含み、
このゲートを前記制御手段から与えられる制御信号に応
じて制御することにより１又は複数の前記加算回路を選
択的に有効にし、これにより該加算手段全体としての有
効ビット数を切り替えることができるようにしてよい。

また、加算手段は、前記制御手段から与えられる制御信
号に応じて２以上の独立の加算回路に分離することがで
きるようにし、分離したそれぞれの加算回路において異
なる演算を並行して行なうことができるようにしてもよ
い。その場合に、加算手段は、上述と同様に、桁上げ信
号出力と桁上げ信号入力間をゲートを介して接続した複
数の加算回路を含み、このゲートを前記制御手段から与
えられる制御信号に応じて制御することにより前記複数
の加算回路を分離または連結するようにしてよい。

〔作　用〕

制御手段の制御により、演算の目的に応じて、所定のデ
ータを記憶手段に導入しかつ処理手段の論理処理内容を
決定する。これにより加算手段が該目的の演算を実行す
る状態に設定される。制御手段では、楽音信号発生のた
めの複数種類の演算をそれぞれ実現するために、それぞ
れ所定のデータ導入制御及び制御信号供給制御を行なう
。これにより、加算手段が楽音信号発生のための複数種
類の演算のために共用される。

こうして、楽音信号発生のための各種演算を実行する演
算回路を１つの加算手段に統合することができ、回路構
成の大幅な縮小を図ることができる。従って５例えば楽
音信号発生装置を集積回路化する場合に集積回路チップ
サイズの大幅な縮小を図ることができる。

１つの加算手段で共用する楽音信号発生のための各種演
算としては、例えば、楽音波形発生のための位相アドレ
ス信号の演算、エンベロープ波形信号発生演算、楽音波
形信号に対する振幅レベルスケーリング演算などがある
。また、必要に応じて、更に楽音波形補間演算にも共用
してよい。この発明では、複数の記憶手段と、処理手段
と、制御手段を具備して、加算手段を完全に多目的利用
できるように構成しているので、全く性質の異なる演算
においても加算手段を共用するようにすることができ、
楽音信号発生のための各種演算を１つの加算手段に統合
して実行することができる。

加算手段が、前記制御手段から与えられる制御信号に応
じてその有効ビット数を切り替えることができるように
することは、種々の性質の異なるデータの演算において
１つの加算手段を共用するにあたって極めて有利である
。すなわち、加算手段を多目的利用できるようにするに
は、多ビットのデータにも備えるために、加算手段のビ
ット数は多い方がよい。ところで、加算手段のビット数
が多い場合は、各桁の桁上げに要する時間がかかるので
その分だけ計算時間を多く確保するようシステムを構成
する必要がある。一方、データによってはビット数が少
ないものもあり、そのような少数ビットのデータの演算
に対しても多ビツト加算手段をそのまま使用したのでは
不必要に多くの計算時間が確保されてしまい、好ましく
ない。そこで、この発明のように、加算手段の有効ビッ
ト数を制御信号に応じて切り替えることができるように
すれば、少数ビットのデータの演算においては有効ビッ
ト数を少なくすることにより、短い計算時間を確保して
おけば済むようにシステムを構成することができる。こ
うして、加算手段を共用するデータの性質に応じて、効
率的な計算時間配分を行なうことができるようになる。

加算手段が、前記制御手段から与えられる制御信号に応
じて２以上の独立の加算回路に分離することができるよ
うにし、分離したそれぞれの加算回路において異なる演
算を並行して行なうことができるようにすることは、上
述と同様に、種々の性質の異なるデータの演算において
１つの加算手段を共用するにあたって極めて有利である
。すなわち、多数ビットのデータの演算に対しては加算
手段を分離せずにそのまま使用する一方で、少数ビット
のデータの演算に対しては加算手段を分離し、分離した
それぞれの加算回路において異なるデータについて異な
る演算を並行して行なうようにすれば、並列演算により
演算効率を高めることができる。例えばｎ種類の異なる
演算につき加算手段を共用する場合、単純には、ｎ時分
割で加算手段を使用しなければならないところ、この発
明に従って一部並列演算を行なうようにすれば、時分割
数ｍは単独演算数と並列演算数の合計で済み、ｍ　＜　
ｎとなるので、全体としての処理時間を短縮することが
できる。

〔実施例〕

以下、添付図面を参照してこの発明の一実施例を詳細に
説明しよう。

第１図はこの発明に係る楽音信号発生装置の一実施例を
示すハード構成ブロック図、第２図はこの発明に係る楽
音信号発生装置を適用した電子楽器の一例を示すハード
構成ブロック図であり、第１図は第２図に示された楽音
信号発生装置１０のブロック内の回路構成例を示してい
る。

まず、第２図について説明すると、この例の電子楽器で
は、中央処理ユニット（ＣＰＵ）１１、プログラム及び
データＲＯＭ１２．データ及びワーキングＲＡＭ１３を
含むマイクロコンピュータの制御の下で各種処理が実行
される。ＣＰＵバス１４を介して楽音信号発生装置１０
．鍵盤回路１５、操作パネル１６等その地番種回路がマ
イクロコンピュータに接続されている。

鍵盤回路１５は、発生すべき楽音の音高を指定するため
の複数の鍵を具えた鍵盤に対応して設けられており、該
鍵盤の各鍵に対応するキースイッチを含む回路である。

操作パネル１６は、音色、音量、音高、効果等を選択・
設定・制御するための各種操作子を含むものである。

タイマ１７は、時間的に変化する楽音制御を行う際の時
間データやＣＰＵＩ　１に対するインタラブド信号など
を発生するためのものである。

マイクロコンピュータの処理により、鍵盤回路１５にお
ける各キースイッチをスキャンしてそのオン・オフを検
出し、押圧鍵を複数の発音チャンネルのうち何れかに割
当てる。また、必要に応じて鍵タッチを検出するための
処理を行なう。また。

操作パネル１６における各種操作子、スイッチ類をスキ
ャンしてそのオン・オフを検出し、これに基づき選択さ
れた音色の積比などその他処理を行なう。

ＣＰＵ１ｌでは、各発音チャンネルにおける割当て内容
の変更や、操作パネル１６における操作状態の変更など
があった場合に、必要なデータをＣＰＵバス１４を介し
て楽音信号発生装置１０に与える。ＣＰＵＩ　１から楽
音信号発生装置１０に与えられるデータとしては、例え
ば１割当てたチャンネルを示すチャンネルナンバＣＨＮ
、そのチヤンネルに割当てられた鍵を示すキーコードＫ
Ｃ１その鍵が押圧中であるか離鍵されたかを示すキーオ
ン信号ＫＯＮ、その鍵の音高に対応する数値であるＰナ
ンバＰＮ、その鍵の押鍵時の鍵タッチを示すタッチデー
タＴＤ、選択された音色を示すボイスナンバＶＮ、手動
により設定・調整された音量ボリュームを示すトーンボ
リューム設定データＶＬＭなどがある。

楽音波形発生装＠１０では、ＣＰＵＩＩから与えられた
データに基づき複数チャンネルで楽音信号を発生する。

発生された楽音信号はサウンドシステム１８に与えられ
、音響的に発音される。

次に第１図を参照して楽音信号発生装置１０につき説明
する。

ハード回路概略説明この楽音信号発生装置１０においては、楽音信号発生の
ための様々な種類の演算のために多目的に利用される１
つの加算部２０を具備している。

また、この加算部２０に対して入力するデータをストア
するための複数の記憶回路、例えばレジスタＲ１，Ｒ２
，Ｒ３など、を具備している。また。

これらの記憶手段の出力データに対して、制御信号に応
じた論理処理を可変的に施して加算部２０に与える処理
回路、例えば符号制御回路２３、論理積回路２４、多機
能シフタ２５など、を具備している。この処理回路で行
なう論理処理とは、データのシフト、ゲート、選択、反
転等の処理であり、制御信号に応じて適宜の処理が実行
される。

符号制御回路２３は引算のための符号制御処理を行なう
ためのもの、論理積回路２４は乗算のために部分積を求
める論理積処理を行なうためのもの、多機能シフタ２５
はデータシフト処理、データの選択、通過、阻止、−時
記憶等様々な機能を制御信号に応じて行なうものである
。

楽音信号発生装置１０においては、楽音信号発生のため
の複数種類の演算をそれぞれ実現するために、それぞれ
の演算に対応して前記記憶回路へのデータの導入及び前
記処理回路への前記制御信号の供給を制御する制御回路
１例えばマイクロコードＲＯＭ２６及びそれに関連する
回路、を具備している。この制御回路によって加算部２
ｏを共用するよう制御される、楽音信号発生のための各
種演算としては、例えば、楽音波形発生のための位相ア
ドレス信号の演算、エンベロープ波形信号発生演算、楽
音波形信号に対する振幅レベルスケーリング演算、楽音
波形補間演算などがある。

データメモリ２７は、様々な音色に対応する波形サンプ
ルデータと様々なエンベロープ波形に対応するエンベロ
ープパラメータデータを記憶したリードオンリーメモリ
であり、その大容量故に。

楽音信号発生装置１０の集積回路チップの外に設けられ
ている。

加算部２０の出力がアドレスラッチＡＤＬに与えられ、
このアドレスラッチＡＤＬの出力がデータメモリ２７の
アドレス入力に与えられる。データメモリ２７のデータ
読み出し出力が入カバソファ２８に与えられ、レジスタ
２９で一時保持され。

ゲート３０を介してＴＯババストーンジェネレータバス
）３５に与えられる。ＴＧババス５はトーンデータＲＡ
Ｍ３６に接続されており、また、レジスタＲ１，Ｒ２等
、楽音信号発生装置１０内のその他回路に接続されてい
る。

また、加算部２０の出力は、レジスタＧＲに接続されて
いる。このレジスタＧＲの出力はオーバーフロー補償回
路３３を介してゲート３１に与えられ、ゲート３１の出
力はＴＧババス５に接続される。

また、加算部２０の出力は、レジスタＲ３に接続されて
いる。このレジスタＲ３の出力はオーバーフロー補償回
路３４を介してゲート３２に与えられ、ゲート３２の出
力はＴＧババス５に接続される。また、レジスタＲ３の
出力は多機能シフタ２５に接続されている。多機能シフ
タ２５の出力は加算部２０の一方入力に接続されている
。

なお、オーバーフロー補償回路３３．３４は、加算部２
０を単純な加算器として使用しているとき（オーバーフ
ローが生じることを前提としている所定モジュロ数のカ
ウンタのような使い方ではないとき）に、その有効ビッ
トの最上位から桁上げ信号が生じた場合に有効ビットの
データ値が真の加算結果からかけ離れた小さな値になっ
てしまうことを考慮し、その有効ビットデータ値を適当
な値（例えば最大値）に修正する処理を行なうためのも
のである。

レジスタＲ１の入力にはＴＧババス５が接続され、その
出力は多機能シフタ２５に接続される。

また、レジスタＲ２の入力もＴＧババス５に接続され、
その出力は符号制御回路２３に与えられる。

符号制御回路２３の出力が論理積回路２４を介して加算
部２０の他方入力に接続される。

第１のパラレル／シリアル変換器ＰＳ１は、ＴＧババス
５から与えられるパラレルデータをシリアルデータに変
換し、論理積回路２４に与える。

このパラレルデータは１乗算のための乗数である。

第２のパラレル／シリアル変換器ＰＳ２は、低周波発振
器３７から発生される変調用低周波データＬＦＯを入力
し、これをシリアルデータ形式で出力し１乗数として論
理積回路２４に与える。

楽音信号発生装置１０における上述の各回路は、マイク
ロコードＲＯＭ２６から与えられる制御信号すなわちマ
イクロコードによってその動作が制御される。従って、
各回路にはそれぞれ所定のマイクロコードが入力される
ようになっているが、この点は図示を省略しである。

ＣＰＵ入出力制御部３８は、ＣＰＵバス１４から与えら
れる前述の各データＣＨＮ、ＫＣ，ＫＯＮ、ＰＮ、ＴＤ
、ＶＬＭを受は取り、楽音信号発生装置１０内の必要な
回路に与える制御を行なう。

また、楽音信号発生装置１ｏで発生したデータのうち必
要なものをＣＰＵバス１４に与える制御も行なう。

システムクロック発生器３９は、この楽音信号発生装置
１ｏにおけるシステムクロックを発生し、必要な回路に
供給する。

マイクロコードアドレス発生器４０は、マイクロコード
ＲＯＭ２６からマイクロコードを読み出すためのアドレ
ス信号をシステムクロックに従うタイミングで順次発生
するものである。マイクロコードＲＯＭ２６においては
、楽音信号発生装置１０において様々な演算機能及び制
御機能、処理機能が所定の手順で順次実行されるように
、各種のマイクロコードがプログラムされている。

エンベロープ制御ユニット４１は、エンベロープ波形発
生のための制御を行なうもので、主に。

エンベロープ波形発生演算のステート管理や、演算レー
トデータの生成制御、演算目標レベルデータの生成制御
を行なう。ステート管理とは、アタック、デイケイ、サ
スティン、レリース等、エンベロープ波形の各部分のど
の部分を現在発生する状態であるかを管理することであ
る。

ピッチ発生器４２は、ＰナンバＰＮに基づく数値データ
をアキュムレートし、位相アドレスの変化分を指示する
レートデータＰＧＲＴ、ＰＧＦＲを発生する。この位相
アドレスレートデータは整数部ＰＧＲＴと小数部ＰＧＦ
Ｒとからなり、整数部ＰＧＲＴがデータメモリ読み出し
用のアドレス信号増加のために使用され、小数部ＰＧＦ
Ｒが楽音波形の補間演算のために使用される。

マイクロコードＲＯＭ２６からのマイクロコードの発生
、エンベロープ制御ユニット４１におけるエンベロープ
波形発生制御、及びピッチ発生器４２における位相アド
レスレートデータＰＧＲＴ。

ＰＧＦＲの発生は、所定の時分割タイミングに従って複
数チャンネル時分割で行なわれる。

第３図は、１サンプルタイミングと各チャンネルＣＨＯ
”　ＣＨｎの時分割タイミングとの関係。

及び１チヤンネル、内におけるマイクロコードステップ
の関係を例示するものである。この例では、１チヤンネ
ルタイミング内でマイクロコードステップが６４ステツ
プある。つまり、楽音信号発生装［１０内の各回路が６
４ステツプで時分割動作して１チヤンネルに関する楽音
波形１サンプルの発生を行なう。

トーンデータＲＡＭ３６は、楽音信号発生のために必要
な種々のデータを各チャンネル毎に記憶する゛随時読み
書き可能なメモリである。トーンデータＲＡＭ３６のデ
ータ入出カラインはＴＧババス５に接続されている。Ｒ
ＡＭ制御部４３は、トーンデータＲＡＭ３６のデータの
読み書きを制御するものであり、アドレス指定及び読出
し／書込み指示を行なう。このＲＡＭ制御部４３には、
ＣＰＵ入出力制御部３８の出力、エンベロープ制御ユニ
ット４１の出力、マイクロコードＲＯＭ２６の出力、そ
の地番回路から発生される所定の信号が入力され、これ
らに基づきトーンデータＲＡＭ３６の読み書きを制御す
る。

監凰軌生五里詳細な説明に先立って大まかな説明をざっと行なうと、
加算部２０を楽音波形発生のための位相アドレス信号の
演算のために使用する場合は、前述の位相アドレスレー
トデータの整数部ＰＧＲＴを前回アドレス信号の値に加
算する演算を加算部２０で行ない、こうして加算部２０
から発生した位相アドレス信号をアドレスラッチＡＤＬ
にラッチし、これに応じてデータメモリ２７から波形サ
ンプルデータを読み出す。

また、選択された音色（ボイスナンバＶＮ）やキースケ
ーリングデータあるいはタッチデータなどに応じて加算
部２０を使用してアドレス信号が形成され、これがアド
レスラッチＡＤＬにラッチされ、これに応じてデータメ
モリ２７がらエンベロープパラメータデータが読み出さ
れる。読み出されたエンベロープパラメータデータはト
ーンデータＲＡＭ３６に書き込まれる。このトーンデー
タＲＡＭ３６からエンベロープパラメータデータを読み
出してエンベロープ制御ユニット４１に与えて、エンベ
ロープ波形変化分データを作成し、このエンベロープ波
形変化分データを加算部２゜で演算することによりエン
ベロープ波形信号発生演算を実行する。

また、上述のように読み出した波形サンプルデータと上
述のように発生したエンベロープ波形信号等の振幅レベ
ル設定データに基づき加算部２゜を使用して振幅レベル
スケーリング演算を行ない。

波形サンプルデータの振幅レベルを設定する。

また、隣接する波形サンプルデータ間を前述の位相アド
レスレートデータの小数部ＰＧＦＲに応じて補間する演
算を加算部２０を使用して行ない。

波形サンプルデータを密に発生する。

こうして各チャンネル毎に発生された振幅レベル制御済
みの波形サンプルデータが累算器４４に与えられ、１サ
ンプルタイミングに関する全チャンネルの波形サンプル
データがそこで累算合計される。その累算出力がＤ／Ａ
変換器４５でアナログ信号に変換され、出力回路４６を
介して出力される。

次に、要部の詳細説明を行なう。

トーンデータＲＡＭ３６トーンデータＲＡＭ３６における１チャンネル分のトー
ンデータ記憶エリアのメモリマツプを例示すると第４図
のようである。１チャンネル分のトーンデータ記憶エリ
アは、トーンデータアドレスとして１４アドレス有し、
１アドレスは２０ビツトのデータサイズを有する。トー
ンデータアドレスにおける多くのデータはキーオンイベ
ントのときに次のように書き込まれる。

新抑圧鍵が成るチャンネルに割当てられると。

前述の通り、割当てたチャンネルを示すチャンネルナン
バＣＨＮ、そのチャンネルに割当てられた鍵を示すキー
コードＫＣ、キーオン信号ＫＯＮ、ＰナンバＰＮ、タッ
チデータＴＤ、ボイスナンバＶＮ、トーンボリューム設
定データＶＬＭが、ＣＰＵ１１からＣＰＵバス１４を介
してＣＰＵ入出力制御部３８に与えられる。

このチャンネルナンバＣＨＮが示すチャンネルのトーン
データ記憶エリアがトーンデータＲＡＭ３６において指
定され、そこのトーンデータアドレス３にＰナンバＰＮ
がストアされ、トーンデータアドレス９にトーンボリュ
ーム設定データＶＬＭがストアされる。

また、ボイスナンバＶＮに応じてデータメモリ２７のボ
イスデータエリアをアクセスし、必要なデータの読み出
しを行なう。

データメモリ２７のメモリマツプを略示すると第５図の
ようであり、ボイスデータエリア、パラメータエリア、
波形データエリアを含んでいる。

ボイスデータエリアは、複数のボイスバンク１〜ｎを含
んでいる。各ボイスバンクにおいては、パラメータエリ
アのパラメータバンクを指定する情報を記憶している。

パラメータエリアは複数のパラメータバンク１〜ｎを含
んでいる。各パラメータバンクにおいては、波形データ
エリアの波形データバンクを指定する情報及びエンベロ
ープパラメータデータを記憶している。波形データエリ
アは複数の波形データバンク１〜ｎを含んでいる。

各波形データバンクは複数周期波形の波形サンプルデー
タをそれぞれ記憶している。−例として、１つの波形デ
ータバンクに記憶している波形は、アタック部の全波形
と繰返し部の複数周期波形である。１つのパラメータバ
ンクにおいて、波形データバンクを指定する情報として
、スタートアドレスデータとアタックサイズデータ、ル
ープサイズデータを記憶しており、エンベロープパラメ
ータデータとして、アタックレートデータＡＲ，第１デ
イケイレートデータＤＬＲ，第２デイケイレートデータ
Ｄ２Ｒ，レリースレートデータＲＲ。

サスティンレートデータ５ＵＳＲ，第１デイケイレベル
データＤＩＬ、第２デイケイレベルデータＤ２Ｌを記憶
している。スタートアドレスデータは、指定したい波形
データバンクの先頭アドレスであり、アタックサイズデ
ータは、その波形データバンクにおけるアタック部の全
波形を記憶しているアドレス数を示し、ループサイズデ
ータは、その波形データバンクにおける全アドレス数を
示す。

ボイスナンバＶＮにノ芯じて現在選択されている音色に
対応する１つのボイスバンクのデータを読み出す。キー
スケーリング及び／又はタッチコントロールを行なう場
合は、各ボイスバンクは、そのボイスナンバＶＮのみな
らずキーコードＫＣ及び／又はタッチデータＴＤに応じ
てパラメータエリアのパラメータバンクを指定する情報
を読み出すことができるようになっており、また、キー
スケーリング及び／又はタッチコントロールのためのレ
ベル制御データ及びエンベロープレート制御データを読
み出すことができるようになっている。

従って、その場合は、ボイスナンバＶＮと、キーコード
ＫＣ及び／又はタッチデータＴＤに応じてボイスデータ
エリアにアクセスする。

読み出されたパラメータバンク指定情報に応じて、パラ
メータバンクからデータを読み出す。まず、スタートア
ドレスデータは、ＲＡＭ３６におけるチャンネルナンバ
ＣＨＮが示すチャンネルのトーンデータ記憶エリアのト
ーンデータアドレスＯに位相アドレス現在値データＡＤ
ＲＥＳとしてストアされ、これが位相アドレス信号の初
期値となる。この位相アドレス現在値データＡＤＲＥＳ
は、以後逐次更新される。

また、パラメータバンクから読み出したスタートアドレ
スデータに同じく読み出したアタックサイズデータを加
算してアタックエンドアドレスＡＴＫＥＮＤを作成し、
これをＲＡＭ３６におけるチャンネルナンバＣＨＮが示
すチャンネルのトーンデータ記憶エリアのトーンデータ
アドレス１にストアする。また、スタートアドレスデー
タに同じく読み出したループサイズデータを加算してル
ープエンドアドレスＬＯＰＥＮＤを作成し、これをＲＡ
Ｍ３６におけるチャンネルナンバＣＨＮが示すチャンネ
ルのトーンデータ記憶エリアのトーンデータアドレス２
にストアする。この場合の加算演算は、詳しく説明しな
いが、加算部２０を使用して行なってよい。

また、パラメータバンクから読み出された各エンベロー
プパラメータデータＡＲ，ＤＬＲ，Ｄ２Ｒ，ＲＲ，５Ｕ
ＳＲ，ＤＬＬ、Ｄ２Ｌを、ＲＡＭ３６におけるチャンネ
ルナンバＣＨＮが示すチャンネルのトーンデータ記憶エ
リアのトーンデータアドレスＡ　（）ｌ）〜Ｄ　（Ｈ）
にそれぞれストアする。

これらのデータはそれぞれ６ビツト構成であり、トーン
データアドレスの下位６ビツト及びその上位６ビツトに
それぞれストアする。なお、この場合、キースケーリン
グ及び／又はタッチコントロールのための前述のエンベ
ロープレート制御データ及びレベル制御データに応じて
これらのエンベロープパラメータデータを変更したもの
をＲＡＭ３６に記憶するようにしてもよい。

ＲＡＭ３６におけるトーンデータ記憶エリアのトーンデ
ータアドレスＡ　（Ｈ）の下位６ビツトには上述のアタ
ックレートデータＡＲがストアされるが、その上位６ビ
ツトにはトータルレベルデータＴＬＬＥＶがストアされ
る。このトータルレベルデータＴＬＬＥＶは、前述のキ
ースケーリング及び／又はタッチコントロールのための
レベル制御データを加味してトータルレベルを設定する
データである。

ＲＡＭ３６におけるトーンデータ記憶エリアのトーンデ
ータアドレス４及び５には、波形サンプルデータ補間用
の２つの波形サンプルデータＴＴＯＮＥ、ＴＯＮＥＰが
それぞれストアされる。Ｔ○ＮＥＰは前回の位相アドレ
ス信号によって読み出した波形サンプルデータであり、
ＴＴＯＮＥは新たな位相アドレス信号によって今回読み
出した波形サンプルデータであり、補間の到達目標値で
ある。

ＲＡＭ３６におけるトーンデータ記憶エリアのトーンデ
ータアドレス６には、エンベロープ計算値データＥＧが
ストアされる。これはエンベロープ波形発生演算によっ
て求められたエンベロープ波形信号の現在値である。

ＲＡＭ３６におけるトーンデータ記憶エリアのトーンデ
ータアドレス７には、トーンレベルデータＴＯＮＬＶが
ストアされる。これは、楽音信号の現在の振幅レベルに
比例するデータである。この利用目的としては、楽音信
号の現在の振幅レベルをエンベロープ波形発生のための
レートデータにフィードバックし、該レートデータを変
更することにより、指数的な（若しくは対数的な）エン
ベロープ波形のカーブをつけることが考えられる。

従って、このトーンレベルデータＴＯＮＬＶはエンベロ
ープ制御ユニット４１において利用される。

ＲＡＭ３６におけるトーンデータ記憶エリアのトーンデ
ータアドレス８には、エンベロープステート信号ＥＧＳ
Ｔがストアされる。これは、エンベロープ制御ユニット
４１の制御のもとで実行されているエンベロープ波形発
生演算の現在の状態、すなわち、アタック、デイケイ、
サスティン、レリース等の各ステートのうちどのステー
トの演算を現在実行しているかを示すものである。エン
ベローフ制御ユニット４１からエンベロープステート信
号ＥＧＳＴが与えられ、これがＲＡＭ３６に記憶される
。なお、エンベロープ制御ユニット４１では、独自の処
理により、まず、キーオンイベントにもとづきアタック
ステートを指示し、以後、各ステートの到達目標レベル
とエンベロープ計算値データＥＧとの比較結果に応じて
、ステートを適宜切り替える。この場合、レベル比較処
理それ自体は、後述のように、加算部２０を利用して行
なわれる。

加算部２０及びその周辺の詳細例第６図は加算部２０及びその周辺回路を幾分詳しく示し
たものである。加算部２０は、全体として２０ビツトの
フルアダーからなり、下位１３ビツトを分担する１３ビ
ツトのフルアダーからなる加算器２１と、上位７ビツト
を分担する７ビツトのフルアダーからなる加算器２２と
によって構成されている。下位１３ビツトの加算器２１
の桁上げ信号出力Ｃ○と上位７ビツトの加算器２２の桁
上げ信号入力ＣＩとの間にアンドゲート５０が設けられ
ており、このアンドゲート５０がマイクロコードに応じ
て制御されるようになっている。アンドゲート５０が可
能化されているとき、加算部２０は２０ビツトのフルア
ダーとして機能する。

アンドゲート５０が可能化されていないときは、るとき
、加算器２１と２２が分離され、加算部２０は１３ビツ
トのフルアダー又は７ビツトのフルアダーとして機能す
る。こうして、アンドゲート５０の制御によって、加算
部２０の有効ビット数が２０ビツトになったり、１３ビ
ツト（又は７ビツト）になったりするので、使用目的に
応じて有効ビット数を可変できる。また、分離時には、
２つの加算器２１．２２で異なる演算を並列的に行なう
こともできる。

アダー分離を指示するマイクロコードＭＣ１がオアゲー
ト５１を介してインバータ５２で反転されてアンドゲー
ト５０に加わり、該マイクロコードＭＣＩがＩｔ　１　
ｊｌのときアンドゲート５０を不能化して加算器２１と
２２を分離する。この場合、加算部２０の有効ビット数
を切り替える。

また、２種類の乗算を並列的に行なうことを指示するマ
イクロコードＭＣ２がオアゲート５１を介してインバー
タ５２で反転されてアンドゲート５０に加わり、該マイ
クロコードＭＣ２が“１″のときもアンドゲート５０を
不能化して加算器２１と２２を分離する。この場合は、
加算部２０で異なる２種類の演算を並行処理する。

各レジスタＲ１，Ｒ２，Ｒ３，ＧＲは２０ビツトパラレ
ルにデータをストアしつるものである。

符号制御回路２３は、レジスタＲ２の各２０ビツト出力
を入力した２０ビット分の排他オア回路からなり、各排
他オア回路には、符号制御用のマイクロコードＭＣ３が
与えられる。レジスタＲ２の出力データを減数として加
算部２０で減算を行なう場合に、該マイクロコードＭＣ
３を“１”とし。

レジスタＲ２の出力データを反転し、補数に変換する。

通常の加算を行なう場合は、マイクロコードＭＣ３は“
０”であり、レジスタＲ２の出力データはそのまま符号
制御回路２３を通過する。

論理積回路２４は、下位１３ビツトに対応するゲート５
３と、上位７ビツトに対応するゲート５４とを含む。符
号制御回路２３の２０ビツト出力のうち下位１３ビツト
がゲート５３を介して加算器２１の一方入力に与えられ
、上位７ビツトがゲート５４を介して加算器２２の一方
入力に与えられる。

ゲート５３の制御入力には、第１のパラレル／シリアル
変換器ＰＳ１から出力されるシリアルデータがアンドゲ
ート５５を介して与えられる。ゲート５４の制御入力に
は、第２のパラレル／シリアル変換器ＰＳ２から出力さ
れるシリアルデータがアンドゲート５６を介して与えら
れる。これらのシリアルデータは、乗算演算における乗
数に相当する。アンドゲート５５，５６は並列乗算を指
示するマイクロコードＭＣ２によって可能化される。従
って、シリアルデータのビットが１”のとき、ゲート５
３．５４の入力データが通過し。

“ＯＩＩのとき阻止される（“Ｏ”とされる）。これに
より、乗数の各ビットに対応する部分積が求められる。

各加算器２１．２２では、後述するように、乗数の各ビ
ットに対応する部分積を加算し。

最終的な積を求める。各加算器２１．２２におけるこの
ような乗算演算は、それぞれ個別に並列的に行なわれる
。

なお、加減算を行なうときに、ゲート５３，５４を常時
開放しておくために、マイクロコードＭＣ４，ＭＣ５が
オアゲート５７．５８を介して各ゲート５３．５４の制
御入力に与えられる。なお、下位１３ビツト加算器２１
のみを有効使用する場合は、マイクロコードＭＣ４を１
′１”、ＭＣ５を１１０”としてゲート５４を閉じても
よい。

レジスタＲ１又はＲ３の２０ビツト出力が多機能シフタ
２５を介して加算部２０に与えられる。

多機能シフタ２５の２０ビツト出力のうち下位１３ビツ
トが加算器２１の他方入力に与えられ、上位７ビツトが
加算器２２の他方入力に与えられる。

多機能シフタ２５は前述の通り、データシフト処理、デ
ータの選択、通過、阻止、−時記憶等様々な機能を様々
なマイクロコードＭ　Ｃｍに応じて行なうものであり、
データシフトを行なった場合は、有効データのオーバー
フローによって誤差が出ることを防ぐためにオーバーフ
ロー補償処理を行なうようにもなっている。

勿論、各レジスタＲ４，Ｒ２，Ｒ３，ＯＲにも所定のマ
イクロコードが与えられ、ＴＧババス５あるいは加算部
２０からのデータの取り込みを制御するようになってい
る。

゛　々な２　　　の　　　°　　　日第７図（ａ）、（ｂ）、（ｃ）はマイクロコードＲＯＭ
２６から発生されるマイクロコードに従って実行される
各種処理の一例を示すフローチャートである。この図に
従って各種の演算について説明する。

（１）位相アドレス演算まず、トーンデータＲＡＭ３６から位相アドレス現在値
データＡＤＲＥＳを読み出し、レジスタＲ１にストアす
る（ステップ６０）、また、ピッチ発生器４２から発生
された位相アドレスレートデータの整数部ＰＧＲＴをレ
ジスタＲ２にストアする（ステップ６０）、なお、各レ
ジスタ等は。

２相クロツクで動作しているものとし、成るマイクロコ
ードステップタイミングの後半で取り込んだデータを次
のマイクロコードステップタイミングの立上りに同期し
て出力するものとする。従って、同じマイクロコードス
テップタイミングでデータを出力しながら別のデータを
取り込むことができ机次に、レジスタＲ１の出力とレジスタＲ２の出力とを加
算部２０で加算する（ステップ６１）。

この場合、第６図におけるマイクロコードは次のように
設定される。

ＭＣＩ＝”Ｏ”、ＭＣ２＝“Ｏ”、ＭＣ３＝“Ｏ”−Ｍ
Ｃ４＝”１”、ＭＣ５＝“］、”、ＭＣｍ＝Ｒ１セレク
ト。

これにより、加算部２０は２０ビツトすべてを有効ビッ
トとして通常の加算動作を行ない、Ｒ１＋Ｒ２を実行す
る。そして、その結果をレジスタＲ３，ＧＲ及びアドレ
スラッチＡＤＬに取り込む。

なお、このように加算部２ｏの２０ビツトすべてを有効
ビットとして演算を行なう場合は、桁上げ信号の伝達遅
れにより、２クロック分の計算時間を要する。従って、
加算結果をＲ３，ＧＲ，ＡＤＬに取り込むタイミングは
次のマイクロコードステップタイミングである。

こうして、位相アドレス現在値データＡＤＲＥＳに対し
て位相アドレスレートデータの整数部ＰＧＲＴが加算さ
れ、位相アドレス現在値ＡＤＲＥＳがＰＧＲＴの値の分
だけ増加し、位相アドレス歩進が行なわれる。従って、
歩進された位相アドレス信号がレジスタＲ３，ＧＲ，Ａ
ＤＬにストアされる。

なお、この演算は毎チャンネルタイミングで行なわれる
が、位相アドレスレートデータの整数部ＰＧＲＴの値は
変化タイミングでだけ生じ、変化しないタイミングでは
０”である。従って、ＰＧＲＴ＝”Ｏ”の加算を行なっ
た場合は実質的な位相アドレス現在値ＡＤＲＥＳは変化
しない。なお、その場合でも、位相アドレスレートデー
タの小数部ＰＧＦＣは生じており、後述するように補間
が行なわれる。なお、ピッチ発生器４２から発生される
位相アドレスレートデータのフォーマットを模式的に示
すと第８図（ａ）のようである。

また、トーンデータＲＡＭ３６からループエンドアドレ
スＬＯＰＥＮＤを読み出し、レジスタＲ２にストアする
（ステップ６１）、また、トーンデータＲＡＭ３６から
エンベロープステート信号ＥＧＳＴを読み出し、エンベ
ロープ制御ユニット４１　（これをＥＧＣＵと略記する
）に与える。

（２）アドレス比較次に、レジスタＲ３の位相アドレス演算値からレジスタ
Ｒ２のループエンドアドレスＬＯＰＥＮＤを減算する（
ステップ６２）。この場合、第６図におけるマイクロコ
ードは次のように設定される。

ＭＣ１＝“Ｏ”、ＭＣ２＝“Ｏ”、ＭＣ３＝“１”、Ｍ
Ｃ４＝“１”、ＭＣ５＝″１”、ＭＣｍ＝Ｒ３セレクト
。

これにより、加算部２０は２０ビツトすべてを有効ビッ
トとしてＲ３−Ｒ２の減算を実行する。

そして、その結果をレジスタＲ３に取り込む。

このＲ３−Ｒ２の減算は、位相アドレス演算値がループ
エンドアドレスＬＯＰＥＮＤを超えたかどうかを調べる
「アドレス比較」のために行なう。

つまり、位相アドレス演算値がループエンドアドレスＬ
ＯＰＥＮＤにまだ到達していない場合は、Ｒ３＜Ｒ２で
あり、補数演算を行なっている加算部２０からはキャリ
ー信号が出る。一方、位相アドレス演算値がループエン
ドアドレスＬＯＰＥＮＤを超えた場合は、Ｒ３＞Ｒ２で
あり、補数演算を行なっている加算部２０からはキャリ
ー信号が出す、演算結果Ｒ３−Ｒ２は、ループエンドア
ドレスＬＯＰＥＮＤを超えた端数を示している。従って
、加算部２０からキャリー信号が出たか否かによって「
アドレス比較」の結果が判る。

また、トーンデータＲＡＭ３６からエンベロープ計算値
データＥＧとトーンレベルデータＴＯＮＬＶを読み出し
、エンベロープ制御ユニット４１に与える（ステップ６
２）。

次に、加算部２０からキャリー信号が出たか否かを調べ
る（ステップ６３）。ＹＥＳなら、位相アドレス演算値
がループエンドアドレスＬＯＰＥＮＤにまだ到達してい
ないので、位相アドレス演算値が有効であるから、レジ
スタＧＲの位相アドレス演算値を新しい位相アドレス現
在値データＡＤＲＥＳとしてトーンデータＲＡＭ３６に
記憶する（ステップ６４）。次に、トーンデータＲＡＭ
３６からエンベロープ計算値データＥＧを読み出し、レ
ジスタＲ１にストアする（ステップ６５）。

（３）繰返し時の端数演算位相アドレス演算値がループエンドアドレスＬＯＰＥＮ
Ｄを超えた場合は、トーンデータＲＡＭ３６からアタッ
クエンドアドレスＡＴＫＥＮＤを読み出し、レジスタＲ
２にストアする（ステップ６６）。

次に、レジスタＲ３の出力とレジスタＲ２の出力とを加
算部２０で加算する（ステップ６７）。

ＭＣ１＝　”Ｏ”、ＭＣ２＝“Ｏ”、ＭＣ３＝１′０”
、ＭＣ４＝　”ｌ”　、ＭＣ５＝　”１”、ＭＣｍ＝Ｒ
３セレクト。

これにより、加算部２０は２０ビツトすべてを有効ビッ
トとして通常の加算動作を行ない、Ｒ３＋Ｒ２を実行す
る。そして、その結果をレジスタＲ３及びアドレスラッ
チＡＤＬに取り込む。この場合、レジスタＲ３のデータ
は、前のステップ６２における演算結果Ｒ３−Ｒ２であ
り、ループエンドアドレスＬＯＰＥＮＤを超えた端数ア
ドレスを示している。従って、この端数アドレスをアタ
ックエンドアドレスＡＴＫＥＮＤに加算したものが求め
られ、これが新しい位相アドレス信号としてアドレスラ
ッチＡＤＬに取り込まれ、かつレジスタＲ３にストアさ
れる。

また、トーンデータＲＡＭ３６からエンベロープ計算値
データＥＧを読み出し、レジスタＲ１にストアする（ス
テップ６７）。

次に、レジスタＲ３のデータを新しい位相アドレス現在
値データＡＤＲＥＳとしてトーンデータＲＡＭ３６に記
憶する（ステップ６８）。

こうして、ループエンドアドレスＬＯＰＥＮＤからアタ
ックエンドアドレスＡＴＫＥＮＤに戻る処理が行なわれ
、繰返し部分の波形を繰返し読み出すための制御がなさ
れる６（４）エンベロープレベル比較次に、トーンデータＲＡＭ３６に記憶されているエンベ
ロープパラメータデータＡＲ，ＤＬＲ。

Ｄ２Ｒ，ＲＲ，５ＵＳＲ，ＤＬＬ、Ｄ２Ｌのうち。

現在のエンベロープステートＥＧＳＴに対応したレート
データとレベルデータを読み出して、エンベロープ制御
ユニット４１に与える（ステップ６９）。また、現在の
エンベロープステートにおけるＥＧ目標レしルデータを
レジスタＲ２にストアする。

次に、レジスタＲ１に記憶されているエンベロープ計算
値データＥＧを多機能シフタ２５で４ビツト下位にシフ
トし、この多機能シフタ２５の出力データからレジスタ
Ｒ２のＥＧ目標レベルデータを減算する（ステップ７０
）。この場合、第６図におけるマイクロコードは次のよ
うに設定される。

ＭＣ１＝　”１”　、ＭＣ２＝　”Ｏ”、ＭＣ３＝“１
”−ＭＣ４＝　　“１”　、ＭＣ５＝　　”Ｏ”　、Ｍ
Ｃｍ＝Ｒ１セレクトして４ビツト下位にシフト。

これにより、加算部２０では下位１３ビツトの加算器２
１が有効になり、有効ビット１３ビツトでＲ１）４ビッ
ト−Ｒ２の減算を実行する。なお、このような１３ビツ
ト演算の場合は、桁上げ信号の伝達遅れが１クロック分
の計算時間内に納まり、１マイクロコードステツプタイ
ミング内で演算が完了する。

レジスタＲ１に記憶されているエンベロープ計算値デー
タＥＧを多機能シフタ２５で４ビツト下位にシフトする
理由は、レジスタＲ２にストアされているＥＧ目標レベ
ルデータに桁を合わせるためである。詳しくは、エンベ
ロープ計算値データＥＧのフォーマットを模式的に示す
と第８図（ｂ）のようであり、有効ビットが１０ビツト
のデータであって、その上位４ビツトが指数部、下位６
ビツトが仮数部である。これに対してＥＧ目標レベルデ
ータは有効６ビツトのデータであり、レジスタＲ２の下
位６ビツトにストアされる。そこで、エンベロープ計算
値データＥＧの上位６ビツト部分をＥＧ目標レベルデー
タに桁合わせするために４ビツト下位にシフトするので
ある。

このＲ１）４ビット−Ｒ２の減算は、現在のエンベロー
プ計算値データＥＧがＥＧ目標レベルデータよりも大き
いか、または小さいかを比較するために行なう。つまり
、エンベロープ計算値データＥＧがＥＧ目標レベルデー
タよりも小さい場合は、（Ｒ１＞４ビツト）〈Ｒ２であ
り、補数演算を行なっている加算部２０からはキャリー
信号が出る。一方、エンベロープ計算値データＥＧがＥ
Ｇ目標レベルデータよりも大きい場合は、（Ｒ１）４ビ
ツト）〉Ｒ２であり、補数演算を行なっている加算部２
０からはキャリー信号は出ない。従って、加算部２０か
らキャリー信号が出たか否かによって「エンベロープレ
ベル比較」の結果が判る。

この加算部２０からのキャリー信号をエンベロープ制御
ユニット４１に与え、エンベロープ波形の傾き符号の制
御に使用する。

エンベローフ制御ユニット４１では、エンベロープレー
トデータに基づきエンベロープレベル変化幅データΔＥ
Ｇを作成する。このΔＥＧは上述の加算部２０からのキ
ャリー信号の有無に応じて正負符号が付与されているも
のである。つまり、負の場合は変化幅データΔＥＧは補
数で与えられる。この符号制御済のエンベロープレベル
変化幅データΔＥＧをレジスタＲ２にストアする（ステ
ップ７１）。なお、エンベロープ制御ユニット４１では
、ステート管理を常に行なっており、ステートを更新す
べきことを判断したら、エンベロープステート信号ＥＧ
ＳＴを更新し、これをトーンデータＲＡＭ３６に記憶す
る。

（５）エンベロープ現在値演算次に、レジスタＲ１に記憶されているエンベロープ計算
値データＥＧとレジスタＲ２に記憶されているエンベロ
ープレベル変化幅データΔＥＧとを加算部２０で加算す
る（ステップ７２）。この場合、第６図におけるマイク
ロコードは次のように設定される。

ＭＣ１＝　　“１”　、ＭＣ２＝　　“０”　、ＭＣ３
＝“０”　＝ＭＣ４＝”１”、ＭＣ５＝　　Ｏ”　、Ｍ
Ｃｍ＝Ｒ１セレクト。

これにより、加算部２０では下位１３ビツトの加算器２
１が有効になり、有効ビット１３ビツトで通常の加算動
作を行ない、Ｒ１＋Ｒ２を実行する。そして、その結果
をレジスタＲ３に取り込む。

ただし、上述のようにエンベロープレベル変化幅データ
へＥＧは符号制御済であるため、実際はその正負符号に
応じて加減算が行なわれる。

こうして、エンベロープ計算値データＥＧが変化幅デー
タΔＥＧの分だけ増減し、新たなエンベロープ計算値デ
ータが求められ、これがレジスタＲ３にストアされる。

また、トーンデータＲＡＭ３６からトータルレベルデー
タＴＬＬＥＶを読み出し、レジスタＲ１に一ストアする
（ステップ７２）。

こうしてレジスタＲ３にストアされた新たなエンベロー
プ計算値データは、トーンデータＲＡＭ３６に新たなエ
ンベロープ計算値データＥＧとして書き込まれると共に
、エンベロープ制御ユニット４１にも与えられる（ステ
ップ７３）。

（６）トータルレベル演算次に、トーンデータＲＡＭ３６からトーンボリューム設
定データＶＬＭを読み出し、レジスタＲ２にストアする
（ステップ７４）。

そして、レジスタＲ１に記憶されているトータルレベル
データＴＬＬＥＶとレジスタＲ２に記憶されているトー
ンボリューム設定データＶＬＭとを加算部２０で加算す
る（ステップ７５）。この場合、第６図におけるマイク
ロコードは次のように設定される。

ＭＣ１＝“１”　、ＭＣ２＝　”Ｏ”、ＭＣ３＝“０”
、ＭＣ４＝　”１”　、ＭＣ５＝　”Ｏ”　、ＭＣｍ＝
Ｒ１セレクト。

こうして、キースケーリング及び／又はタッチコントロ
ールに応じたトータルレベルデータＴＬＬＥＶと手動設
定されたトーンボリューム設定データＶＬＭとが加算さ
れ、楽音のトータルレベルを設定するトータルレベル制
御データとしてレジスタＲ３にストアされる。

（７）ＥＧとトータルレベル制御データの演算法に、レ
ジスタＲ３に記憶されているトータルレベル制御データ
を多機能シフタ２５で４ビツト上位にシフトする処理を
オーバーフロー補償処理付きで行なう（ステップ７６）
。これはレジスタＲ３に記憶されているトータルレベル
制御データの有効ビットが下位６ビツトであるから、こ
の６ビツトを４ビツト上位にシフトして、エンベロープ
計算値データＥＧにおける有効１０ビツトの最上位６ビ
ツトの位置に合わせるためである。

また、トーンデータＲＡＭ３６がらエンベロープ計算値
データＥＧを読み出し、レジスタＲ２にストアする。

次に、レジスタＲ３に記憶されているトータルレベル制
御データを多機能シフタ２５で４ビツト上位にシフトし
たもの（Ｒ３＜４ビツト）とレジスタＲ２に記憶されて
いるエンベロープ計算値データＥＧとを加算する（ステ
ップ７７）。この場合、第６図におけるマイクロコード
は次のように設定される。

ＭＣ１＝“１”　、ＭＣ２＝　”Ｏ”　、ＭＣ３＝“Ｏ
”、ＭＣ４＝　”１”　、ＭＣ５＝　Ｏ”、ＭＣｍ＝Ｒ
３セレクトして４ビツト上位にシフト。

これにより、加算部２０では下位１３ビツトの加算器２
１が有効になり、有効ビット１３ビツトでＲ３（４ビツ
ト＋Ｒ２の加算を実行する。この加算結果はレジスタＯ
Ｒにストアされる。こうして、トータルレベル制御デー
タがエンベロープ計算値データＥＧに加算される。

また、低周波発振器３７からトレモロ効果付与のための
振幅変調用低周波データＡＭＬＦＯを受け、これをレジ
スタＲ２にストアする。

（８）振幅変調演算次に、レジスタＧＲに記憶したトータルレベル制御デー
タとエンベロープ計算値データＥＧの演算結果をオーバ
ーフロー補償回路３３でオーバーフロー補償処理して１
０ビツトデータに整え、これをレジスタＲ１にストアす
る（ステップ７８）。

次に、レジスタＲ１に記憶されているトータルレベル制
御済のエンベロープ計算値データとレジスタＲ２に記憶
されている振幅変調用低周波データＡＭＬＦＯとを加算
する（ステップ７９）。この場合、第６図におけるマイ
クロコードは次のように設定される。

ＭＣ：１＝“１”　、ＭＣ２＝　”Ｏ＃、ＭＣ３＝１１
０”、ＭＣ４＝“１”、ＭＣ５＝“Ｏ”、ＭＣｍ＝Ｒ１
セレクト。

これにより、加算部２０では下位１３ビツトの加算器２
１が有効になり、有効ビット１３ビツトでＲ１＋Ｒ２の
加算を実行する。この加算結果はレジスタＧＲにストア
される。こうして、トータルレベル制御データによって
制御されたエンベロープ計算値データが更に振幅変調用
低周波データＡＭＬＦＯによって制御される。

次に、レジスタＧＲに記憶した演算結果（つまリドータ
ルレベル制御済のエンベロープ計算値データ、以下これ
をトーンレベルデータという）をオーバーフロー補償回
路３３でオーバーフロー補償処理して１０ビツトデータ
に整え、これをレジスタＲ１にストアする（ステップ８
０）。このように１０ビツトデータに整える理由は、第
８図（ｂ）に示したようなエンベロープ計算値データＥ
Ｇのフォーマットに合わせるためである。

（９）波形サンプルデータのレベル乗算とＰナンバのビ
ブラートデータ作成乗算の並列演算法に、レジスタＲ１
に記憶されているトータルレベル制御済のエンベロープ
計算値データつまりトーンレベルデータを多機能シフタ
２５で４ビツト下位にシフトし、それをレジスタＲ３に
ストアする（ステップ８１）。これはトーンレベルデー
タの上位６ビツトをレジスタＲ３の最下位６ビツトに位
置させるためである。

次に、レジスタＲ３の最下位６ビツトに位置しているト
ーンレベルデータの上位６ビツトをトーンレベルデータ
ＴＯＮＬＶとしてトーンデータＲＡＭ３６に書き込む（
ステップ８２）。

また、アドレスラッチＡＤＬにストアされている位相ア
ドレス信号に応じてデータメモリ２７から波形サンプル
データを読み出し、これをレジスタＲ２にストアする。

その場合、波形サンプルデータの上位１３ビツトがレジ
スタＲ２の下位１３ビツトに来るようにストアする。

また、レジスタＲ１に記憶されているトーンレベルデー
タのうち上位４ビツトの指数部データを多機能シフタ２
５内のレジスタに取り込み、保存しておく。

次に、トーンデータＲＡＭ３６からＰナンバＰＮを読み
出し、レジスタＲ１にストアする（ステップ８３）。そ
の場合、ＰナンバＰＮの上位７ビツトがレジスタＲ１の
下位７ビツトに来るように位置合わせしてストアする。

次に、レジスタＲ１の出力を多機能シフタ２５で１３ビ
ット上位にシフトしたもの（Ｒ１＜１３ビツト）とレジ
スタＲ２の出力とを加算する（ステップ８４）。この場
合、第６図におけるマイクロコードは次のように設定さ
れる。

ＭＣ１＝“１”、ＭＣ２＝　”Ｏ″、ＭＣ３＝“０”、
ＭＣ４＝“１”、ＭＣ５＝“１”、ＭＣｍ＝Ｒ１セレク
トして１３ビット上位にシフト。

つまり、ＭＣ１＝“１”により加算部２ｏを加算器２１
と２２に分離することを指示し、かつＭＣ４＝”１”、
ＭＣ５＝“１″により、２つのゲート５３．５４を両方
共可能化し、２つの加算器２１．２２を分離して並行使
用する。なお、ゲート５４の７ビツト入力信号は“Ｏ”
であるからＭＣ５＝“０″であってもよい。

レジスタＲ１の下位７ビツトにはＰナンバＰＮの上位７
ビツトがストアされており、これを１３ビット上位にシ
フトすることにより、ＰナンバＰＮの上位７ビツトが２
０ビツトデータの最上位７ビツトに位置し、上位７ビツ
トの加算器２２に入力される。また、レジスタＲ２に下
位１３ビツトには波形サンプルデータの上位１３ビツト
がストアされており、これがゲート５３を通過して下位
１３ビツトの加算器２１に入力される。

これにより、加算部２０では、下位１３ビツトに波形サ
ンプルデータの上位１３ビツトデータを位置させ、上位
７ビツトにＰナンバＰＮの上位７ビツトデータを位置さ
せ、両データを合計２０ビツトデータとして並置する処
理を行なう。この両データの並置状態を第８図（ｃ）に
示す。この加算部２０の出力はレジスタＲ３にストアさ
れる。

また、レジスタＯＲに記憶しであるトーンレベルデータ
のうち下位６ビツトの仮数部データを第１のパラレル／
シリアル変換器ＰＳＩに取り込む。

また、低周波発振器３７から発生されるビブラート効果
付与のための低周波データＬＦＯを第２のパラレル／シ
リアル変換器ＰＳ２に取り込む。この低周波データＬＦ
○も６ビツトフオーマツトのデータである。

次に、レジスタＲ３にストアされている１３ビツト波形
サンプルデータと７ビツトＰナンバＰＮデータの並置デ
ータをレジスタＲ２に取り込む（ステップ８５）。

次のステップ８６乃至９１の６ステツプタイミングでは
、パラレル／シリアル変換器Ｐｓｉ、ＰＳ２から６ビツ
トデータをシリアル出力し、パラレル／シリアル変換器
ＰＳ１からシリアル出力されるトーンレベルデータの仮
数部データとレジスタＲ２の下位１３ビツトにストアさ
れている波形サンプルデータとをゲート５３と加算器２
１を用いてシリアル乗算すると共に、これに並行して、
パラレル／シリアル変換器ＰＳ２からシリアル出力され
る低周波データＬＦＯとレジスタＲ２の上位７ビツトに
ストアされているＰナンバＰＮとをゲート５４と加算器
２２を用いてシリアル乗算する処理を行なう。

この場合、第６図におけるマイクロコードのうちＭＣＩ
〜ＭＣ５は次のように設定される。

ＭＣ１＝“０”、ＭＣ２＝“１”、ＭＣ３＝“０”、Ｍ
Ｃ４＝“Ｏ”、ＭＣ５＝”Ｏ”つまり、ＭＣ２＝“１”
により並列乗算を行なうことを指示し、アンドゲート５
５，５６を可能化してパラレル／シリアル変換器Ｐｓｉ
、ＰＳ２からのシリアルデータを通過させ、ゲート５３
゜５４に与える。また、加算部２０を加算器２１と２２
に分離することを指示し、それぞれ独立に演算を行なう
。ゲート５３．５４に与えられるシリアルデータがＩｔ
　Ｉ　ＩＩのときレジスタＲ２の出力データが通過し、
加算器２１．２２に入力される。

ゲート５３．５４に与えられるシリアルデータがｉｔ　
Ｏ１１のときはレジスタＲ２の出力データが阻止され、
加算器２１．２２には０″が入力される。

つまり、レジスタＲ２の出力データとシリアルデータの
論理積が該ゲート５３．５４で求められ、部分積を求め
る演算が行なわれる。

加算部２ｏの出力はレジスタＲ３に取り込まれ、このレ
ジスタＲ３の出力が多機能シフタ２５でマイクロコード
Ｍ　Ｃｍに従って適宜シフトされ、加算部２０に入力さ
れ、ゲート５３．５４からの部分積に加算される。すな
わち、レジスタＲ３には部分積の和が取り込まれる。

多機能シフタ２５のマイクロコードＭ　Ｃｍは、既に求
めた部分積の和を順次シフトし、これから加算する部分
積との桁合わせ（重み合わせ）を行なう。なお、最初の
シリアル乗算タイミング（ステップ８６）では、Ｍ　Ｃ
ｍ　＝阻止つまりＩＩ　ＯＩ＋出力を指示する。その後
のシリアル乗算タイミング（ステップ８７乃至９１）で
は、Ｍ　Ｃｍ　＝　Ｒ３セレクトし、１ビツト下位にシ
フトすることを指示する（Ｒ３＞１）。なお、シリアル
データは下位ビットから順に送られるものとする。図に
おいて、Ｐ／Ｓ　ｂ　Ｏはシリアルデータの最下位ビッ
トを示し、Ｐ／Ｓｂｌ〜Ｐ／Ｓ　ｂ　５は順次上位のビ
ットを示す。

シリアル乗算を終了する最後のステップ９１では、加算
部２０の出力つまり乗算結果はレジスタＲ３とＧＲに取
り込まれる。また、レジスタＲ２には“０″がセットさ
れる。

こうして、レジスタＲ３，ＧＲの下位１３ビツトには、
トーンレベルデータの仮数部データと波形サンプルデー
タとの乗算結果がストアされ、上位７ビツトには、低周
波データＬＦＯとＰナンバＰＮとの乗算結果がストアさ
れる。

（１０）　ＰナンバＰＮのビブラート変調演算法に、レ
ジスタＲ３の出力を多機能シフタ２５で１３ビット下位
にシフトしたもの（Ｒ３＞１３ビツト）とレジスタＲ２
の出力（これは＃（ＯＩＩである）とを加算し、その結
果をレジスタＲ３にストアする（ステップ９２）、つま
り、レジスタＲ３では、７ビツトからなる低周波データ
ＬＦ○とＰナンバＰＮとの乗算結果が、その最下位７ビ
ツトに位置するようになる。この７ビツトからなる低周
波データＬＦＯとＰナンバＰＮとの乗算結果は、ビブラ
ート変調のための係数データとして使用するので、以下
これをビブラートデータという。

また、トーンデータＲＡＭ３６からＰナンバＰＮを読み
出し、レジスタＲ１にストアする（ステップ９２）。

次に、レジスタＲ３のビブラートデータをレジスタＲ２
に取り込み、また、レジスタＲ１のＰナンバＰＮをレジ
スタＲ３に取り込む（ステップ９３）。

次に、レジスタＧＲの下位１３ビツトと上位７ビツトに
並置されているトーンレベルデータの仮数部データと波
形サンプルデータとの乗算結果及び低周波データＬＦＯ
とＰナンバＰＮとの乗算結果を、レジスタＲ１に取り込
み、保存しておく（ステップ９４）。

次に、レジスタＲ２のビブラートデータをレジスタＲ３
のＰナンバＰＮに加算し、その加算結果をレジスタＧＲ
にストアする（ステップ９５）。

また、レジスタＲ２に“Ｏ”をセットする。この場合、
第６図におけるマイクロコードは次のように設定される
。

ＭＣ１＝“０”、ＭＣ２＝“Ｏ”、ＭＣ３゜１１０”、
ＭＣ４＝　”１”　、ＭＣ５＝　”１”、ＭＣｍ　＝　
Ｒ３セレクト。

これにより、加算部２０は２０ビツトすべてを有効ビッ
トとして通常の加算動作を行ない、Ｒ３＋Ｒ２を実行す
る。こうして、有効ビット２０ビツトからなるＰナンバ
ＰＮに微小のビブラートデータを加算し、該ＰナンバＰ
Ｎをビブラート変調する。そして、ビブラート変調済み
のＰナンバＰＮをレジスタＯＲに保存しておく。

（１１）仮数部レベル演算済みの波形サンプルデータに
対する指数部レベル演算次に、レジスタＲ１に保存しておいた下位１３ビツトと
上位７ビツトに並置されているトーンレベルデータの仮
数部データと波形サンプルデータとの乗算結果及び低周
波データＬＦ○とＰナンバＰＮとの乗算結果に対して、
レジスタＲ２の１１０　＋１を加算し、その結果をレジ
スタＲ３にストアする（ステップ９６）。この場合、加
算部２０は２０ビツトすべてを有効ビットとして通常の
加算動作を行なう状態とする。レジスタＲ１の合計２０
ビツトデータを加算部２０を介してレジスタＲ３に転送
している。

次に、レジスタＲ３の下位１３ビツトにストアされてい
るトーンレベルデータの仮数部データと波形サンプルデ
ータとの乗算結果を、多機能シフタ２５に取り込み、こ
れに対して、前のステップ８２のときに多機能シフタ２
５内に保存していたトーンレベルデータの指数部に応じ
たビットシフトを行ない、その結果を加算部２０を経由
してレジスタＲ３に取り込む（ステップ９７）。

こうして、トーンレベルデータの仮数部と指数部の両方
によるレベル制御を完了した波形サンプルデータがレジ
スタＲ３にストアされる。

（１２）補間演算次に、トーンデータＲＡＭ３６から補間目標サンプルデ
ータＴＴＯＮＥを読み出し、レジスタＲ１にストアする
（ステップ９８）。

そして、レジスタＲ３に記憶されているレベル制御を完
了した波形サンプルデータを新たなＴＴＯＮＥとしてト
ーンデータＲＡＭ３６に書き込む（ステップ９９）。

次に、位相アドレスレートデータの整数部ＰＧＲＴが１
１０　Ｉ＋であるかを調べる（ステップ１００）。

ＰＧＲＴが“ＯＩ＋であれば、今回のタイミングでは補
間目標サンプルデータＴＴＯＮＥは変化していず、補間
演算によって波形サンプルデータを生成すべきであるこ
とを意味する。

そこで、トーンデータＲＡＭ３６から補間目標サンプル
データＴＴＯＮＥを読み出し、レジスタＲ１にストアす
る。また、トーンデータＲＡＭ３６から補間開始サンプ
ルデータＴＯＮＥＰを読み出し、レジスタＲ２にストア
する（ステップ１０１）。

次に、Ｒ１−Ｒ２すなわちＴＴＯＮＥ−ＴＯＮＥＰの引
算を行ない、その結果をレジスタＲ３にストアする（ス
テップ１０２）。この場合、第６図におけるマイクロコ
ードは次のように設定される。

ＭＣ：１＝“Ｏ”、ＭＣ２＝“Ｏ”、ＭＣ３＝”ｌ”　
、ＭＣ４＝　”１”　、ＭＣ５＝“１”、ＭＣｍ＝Ｒ１
セレクト。

これにより、加算部２０では有効ビット２０ビツトで引
算動作を行ない、Ｒ１−Ｒ２を求める。

なお、これは波形サンプルデータの有効ビットを２０ビ
ツトとした例であるが、有効ビットを１３ビツトとした
場合は、加算部２ｏで有効ビット１３ビツトの引算動作
を行なうようにすればよい。

また、レジスタＲ２を１１０”にセットし、かつピッチ
発生器４２から発生された位相アドレスレートデータの
小数部ＰＧＦＲをパラレル／シリアル変換器Ｐｓｉにロ
ードする。

次に、レジスタＲ３のデータ（補間目標サンプルデータ
ＴＴＯＮＥと補間開始サンプルデータＴ○ＮＥＰとの差
データ）をレジスタＲ２に移し、レジスタＲ３にはＯ＋
Ｒ２つまり“０”をストアする（ステップ１０３）。

次のステップ１０４，１０５の２ステツプタイミングで
は、パラレル／シリアル変換器ＰＳ　１゜から２ビツト
の小数部データＰＧＦＲをシリアル出力し、これとレジ
スタＲ２の差データＴＴＯＮＥ−ＴＯＮＥＰとをゲート
５３と加算器２１を用いてシリアル乗算する。この場合
、第６図におけるマイクロコードは、前述のシリアル乗
算の場合と同様に設定すればよい。

こうして最終的に求められた乗算結果はレジスタＲ３に
ストアされる。この乗算結果は当該補間ステップにおけ
る補間開始サンプルデータＴＯＮＥＰに対する変化幅を
示している。

次に、補間開始サンプルデータＴＯＮＥＰをしジスタＲ
２にストアしくステップ１０６）、Ｒ３＋Ｒ２の加算を
行なってＴＯＮＥＰに変化幅を加算し、その結果をレジ
スタＲ３にストアする（ステップ１０７）。この場合、
第６図におけるマイクロコードは、前述の通常の加算動
作の場合と同様に設定すればよい。こうして、レジスタ
Ｒ３には、補間によって得た波形サンプルデータがスト
アされる。

次に、レジスタＧＲに保存してあったビブラート変調済
みのＰナンバＰＮをピッチ発生器４２に与え、該ピッチ
発生器４２におけるＰナンバアキュムレーションに利用
させる（ステップ１０８）。

最後のステップ１０９では、レジスタＲ３にストアされ
ている補間処理済みの波形サンプルデータを累算器４４
（第１図）に送出する。

なお、ステップ１００における判定において、位相アド
レスレートデータの整数部ＰＧＲＴが１７０１＋でない
場合は、今回のタイミングで補間目標サンプルデータＴ
ＴＯＮＥが変化したことを意味する。この場合は、レジ
スタＲ１にストアしている古い補間目標サンプルデータ
ＴＴＯＮＥをレジスタＲ３及びＲ２にストアし、かつこ
れを補間開始サンプルデータＴＯＮＥＰとしてトーンデ
ータＲＡＭ３６に書き込む（ステップ１１０）。そうす
ると、次のステップ１０２におけるＲ１−Ｒ２＝“０″
となり、ステップ１０４，１０５のシリアル乗算結果と
して“０″がレジスタＲ３にストアされ、ステップ１０
７で得られる補間済み波形サンプルデータは補間開始サ
ンプルデータＴ。

ＮＥＰと同じものとなる。このように、補間開始ステッ
プにおいては、前回の補間目標サンプルデータＴＴＯＮ
Ｅが補間開始サンプルデータＴＯＮＥＰとなり、これが
補間済み波形サンプルデータとしてそのまま出力される
。

なお、加算部２０を分離する場合、分離位置は下位１３
ビツトの位置に限らないのは勿論である。

また、分離数も２に限らずそれ以上であってもよい。つ
まり、並列演算可能な系列数は２に限らず、それ以上に
設定することができる。

〔発明の効果〕

以上の通り、この発明によれば、楽音信号発生のための
各種の演算のための演算回路を１つの加算手段に統合し
、該加算手段を共用するようにしたので、回路構成の大
幅な縮小を図ることができる。という優れた効果を奏す
る。また、加算手段の有効ビット数を切り替えることが
できるようにしたことにより、種々の性質の異なるデー
タの演算において１つの加算手段を共用するにあたって
計算時間の効率化を図ることができるので極めて有利で
ある。また、加算手段を２以上の独立の加算回路に分離
することができるようにし、分離したそれぞれの加算回
路において異なる演算を並行して行なうことができるよ
うにしたので５種々の性質の異なるデータの演算におい
て１つの加算手段を共用するにあたって、必要に応じて
並列演算を行なうことができ、演算効率を高めることが
できるため極めて有利である。

【図面の簡単な説明】第１図はこの発明に係る楽音信号発生装置の一実施例を
示すハード構成ブロック図。第２図はこの発明に係る楽音信号発生装置を適用した電
子楽器の一例を示すハード構成ブロック図、第３図はサンプルタイミングとチャンネル時分割タイミ
ングの関係及び１チヤンネル内におけるマイクロコード
ステップタイミングの関係を例示する図、第４図は第１図におけるトーンデータＲＡＭにおける１
チャンネル分のトーンデータ記憶エリアのメモリマツプ
を例示する図、第５図は第１図におけるデータメモリのメモリマツプを
略示する図、第６図は第１図における加算部及びその周辺回路を幾分
詳しく示すブロック図。第７図（ａ）、（ｂ）、（ｃ）はマイクロコードＲＯＭ
から発生されるマイクロコードに従って第１図において
実行される各種処理の一例を示すフローチャート、第８図（ａ）、（ｂ）、（Ｃ）は各種データのフオーマ
ットを模式的に示す図、である。１０・・・楽音信号発生装置、２０・・・加算部、２１
゜２２・・・加算器、Ｒ１，Ｒ２，Ｒ３，ＧＲ・・・レ
ジスタ、２３・・・符号制御回路、２４・・・論理積回
路、２５・・・多機能シフタ、２６・・・マイクロコー
ドＲＯＭ、２７・・・データメモリ、ＡＤＬ・・・アド
レスラッチ、３６・・・トーンデータＲＡＭ、Ｐｓｉ、
ＰＳ２・・パラレル／シリアル変換器、４１・・・エン
ベロープ制御ユニット、４２・・・ピッチ発生器。

Claims

【特許請求の範囲】

（１）加算手段と、この加算手段に対して入力するデータをストアするため
の記憶手段と、この記憶手段の出力データに対して、制御信号に応じた
論理処理を可変的に施して前記加算手段に与える処理手
段と、楽音信号発生のための複数種類の演算をそれぞれ実現す
るために、それぞれの演算に対応して前記記憶手段への
データの導入及び前記処理手段への前記制御信号の供給
を制御する制御手段とを具え、この制御手段の制御に従
って前記記憶手段に導入するデータが決定されかつ前記
処理手段の論理処理内容が決定されることにより、前記
加算手段が、楽音信号発生のための複数種類の演算のた
めに共用されるようにしたことを特徴とする楽音信号発
生装置。
（２）前記加算手段は、前記制御手段から与えられる制
御信号に応じてその有効ビット数を切り替えることがで
きるものである請求項１に記載の楽音信号発生装置。
（３）前記加算手段は、桁上げ信号出力と桁上げ信号入
力間をゲートを介して接続した複数の加算回路を含み、
このゲートを前記制御手段から与えられる制御信号に応
じて制御することにより１又は複数の前記加算回路を選
択的に有効にし、これにより該加算手段全体としての有
効ビット数を切り替えるものである請求項２に記載の楽
音信号発生装置。
（４）前記加算手段は、前記制御手段から与えられる制
御信号に応じて２以上の独立の加算回路に分離すること
ができるものであり、分離したそれぞれの加算回路にお
いて異なる演算を並行して行なうことができるようにし
た請求項１に記載の楽音信号発生装置。
（５）前記加算手段は、桁上げ信号出力と桁上げ信号入
力間をゲートを介して接続した複数の加算回路を含み、
このゲートを前記制御手段から与えられる制御信号に応
じて制御することにより前記複数の加算回路を分離また
は連結するようにした請求項４に記載の楽音信号発生装
置。
（６）前記制御手段は、楽音波形発生のための位相アド
レス信号の演算、エンベロープ波形信号発生演算、楽音
波形信号に対する振幅レベルスケーリング演算のために
前記加算手段を共用するよう制御するものである請求項
１に記載の楽音信号発生装置。
（７）前記制御手段は、更に楽音波形補間演算のために
前記加算手段を共用するよう制御するものである請求項
６に記載の楽音信号発生装置。
（８）前記各演算におけるデータの有効ビット数に応じ
て、前記加算手段を分割使用して複数の演算を並列的に
実行するものと、加算手段を単独の演算のために使用す
るものとに分類し、この分類に従う各単独演算及び並列
演算をそれぞれ時分割的に実行するようにした請求項６
又は７に記載の楽音信号発生装置。
（９）波形サンプルデータとエンベロープパラメータデ
ータを記憶したデータメモリを具備し、前記楽音波形発
生のための位相アドレス信号の演算により作成した位相
アドレス信号により前記データメモリから波形サンプル
データを読み出し、前記データメモリから読み出した前
記エンベロープパラメータデータに基づき前記エンベロ
ープ波形信号発生演算を実行してエンベロープ波形信号
を発生し、前記波形サンプルデータとエンベロープ波形
信号とに基づき前記振幅レベルスケーリング演算を行な
う請求項６に記載の楽音信号発生装置。
（１０）前記処理手段は、データのシフト、ゲート、選
択、反転等の論理処理を制御信号に応じて行なうもので
ある請求項１に記載の楽音信号発生装置。
（１１）前記処理手段は、引算のための符号制御処理を
行なう手段、乗算のための論理積処理を行なう手段、及
びデータシフト処理を行なう手段を含むものである請求
項１に記載の楽音信号発生装置。