JPH028318B2 - - Google Patents

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は電子楽器に関し、特にメモリを読み出
しながら楽音を発生するものに関する。 （従来の技術） 近年、電子楽器はデジタル信号処理技術の導入
により、より高度な音づくりが行われるようにな
つた。従来例を第１４図および第１５図により説
明する。 周波数制御装置１が押鍵等により所定の周波数
のタイミング信号を発生し、正弦波発生器２へ入
力する。正弦波発生器２はタイミング信号に基づ
き正弦波を発生する。一方、エンベロープ発生器
３はパラメータROM４よりエンベロープデータ
を読み出し、エンベロープを発生する。乗算器５
が正弦波とエンベロープの乗算を行い、タイムス
ロツト制御装置６が時分割多重化されている乗算
結果より所定のものを加え合わせたり、時分割多
重の順序を入れかえる等の処理を施こし、DAC
７より出力する。第１５図はエンベロープ発生器
３を詳細に示すものである。TABIF８および鍵
IF９によつて音色、鍵に応じてサンプル演算器
１０の制御を行う。サンプル演算器１０はパラメ
ータROM４よりエンベロープデータを読み出
し、時系列のエンベロープを出力する。補間計算
器１１がサンプル演算器１０より出力されるエン
ベロープを更にきめ細かくなめらかなエンベロー
プとなるように補間計算を行い、エンベロープと
して出力する（例えば特願昭57−84234号参照）。 （発明が解決しようとする問題点） しかしながら、上記のような構成では、なめら
かなエンベロープを得るために補間計算器を用い
ているが、通常、補間計算器には乗算器が必要で
あり、回路規模が著しく増大することとなる。ま
た、補間計算を行うかわりに、エンベロープの増
減分δを毎回累算するという方法もあるが、この
場合は増減分δの値を小さくするのに限界があ
り、徐々に変化するエンベロープを作る場合には
適さないという問題点があつた。 本発明は、上記問題点に鑑み、補間計算器を用
いることなく、ゆるやかな傾きのエンベロープを
得られる電子楽器を提供するものである。 （問題点を解決するための手段） 上記問題点を解決するために本発明は、演奏操
作部の送出する演奏情報に基づいて、データバン
クより所定の波形データと所定のエンベロープデ
ータを読み出す手段と、該エンベロープデータに
基づいてエンベロープを作成するエンベロープ発
生器と、前記エンベロープと前記波形データを乗
算して楽音信号を作成する楽音発生部を有し、且
つ、前記エンベロープ発生器が、第１データと第
２のデータを有し、前記エンベロープデータに基
づいて発生される値との加減算を上記第１データ
と上記第２のデータの少なくとも一方に対して行
い、上記第１のデータがオーバーフローした際に
上記第２のデータに対して所定の値を加算するよ
うにし、上記第２のデータをエンベロープとして
用いるものである。 （作用） 本発明は、上記した構成よつて、ゆるやかな傾
きエンベロープが必要な場合においては、上記第
１のデータにエンベロープデータにより示される
値を累算し、急な傾のエンベロープが必要な場合
には上記第２のデータにエンベロープデータに示
される値を累算するようにして補間計算器を使わ
ずして種々の傾きのなめらかなエンベロープを得
るものである。 （実施例） 以下図面に基づき本発明の一実施例を説明す
る。 第１図は本発明による情報処理装置を電子楽器
に用いた場合のブロツク図である。この第１図を
説明すると、１−１は鍵盤である。１−２はタブ
レツトであり、本電子楽器より出力される楽音の
音色の選択を指示する操作部である。１−３は効
果スイツチであり、楽音に対する各種の効果の制
御、例えばヴイブラート、トレモロ等の効果のオ
ン・オフを指示するスイツチである。１−４はマ
イコン（マイクロコンピユータ）であり、例えば
インテル社のマイコン8049等が相当する。１−５
は楽音発生部であり、マイコン１−４より与えら
れた制御信号に基づいて波形演算、周波数演算を
行う。１−６はデータバンクであり、楽音発生部
１−５にて使用する波形データやエンベロープデ
ータが格納されているROM（読出専用メモリ）
である。１−７はフイルタであり、楽音発生部１
−５より出力される楽音信号の折り返しノイズを
除去する。１−８はスピーカである。 次に第１図イに示す電子楽器の動作を説明す
る。マイコン１−４は内部に予め書き込まれた命
令に従つて、鍵盤１−１、タブレツト１−２、効
果スイツチ１−３の状態を順次検索する。またマ
イコン１−４は鍵盤１−１における鍵のON／
OFFの状態に基づいて押圧されている鍵のコー
ドを楽音発生部１−５の複数のチヤンネルに割り
当てる割り当て信号を送出するとともに、タブレ
ツト１−２、効果スイツチ１−３の状態に応じて
制御データを送出する。楽音発生部１−５におい
ては、マイコン１−４より送出される割り当て信
号及びその他の制御信号を内部のレジスタに取り
込み、これらの信号に基づいてデータバンク１−
６より必要な波形データ、エンベロープデータを
読み出しながら楽音信号の合成を行う。この楽音
発生部１−５において合成された楽音信号は、フ
イルタ１−７を通してスピーカ１−８へと送られ
楽音を発生する。 第１図ロにマイコン１−４より楽音発生部１−
５へデータを転送する場合のタイミング図を示
す。また、第１表にマイコン１−４より楽音発生
部１−５へ送出するデータの内容を示す。第１表
において、NODはノートオクターブデータであ
り、ノートデータNDとオクターブデータOCT及
びキーオンデータKonより成つている。その具体
的な内容は第２表にNODのビツト構成が示して
あり、第３表にノートデータNDと音名との対応
が示しており、第４表にオクターブデータOCT
と音域との対応が示してある。即ち仮に楽音発生
部１−５に対しＧ＃というノートの第６オクター
ブの音（以下Ｇ＃６と略す）をチヤンネル１より
出力したい時には第１図ロにおけるアドレスとし
て00000001、データとして10011110をマイコン１
−４より送出することになる。次に、PDDはピ
ツチデチユーンデータであり調律をずらすための
8bitのデータである。PDDは２の補数表示にて表
されており、可変範囲は−128〜＋127の256通り
である。RLDはリリースデータで、キーオフ後
の減衰特性を制御する4bitのデータである。
VOLはボリユームフラグであり、このビツトを
“１”にすると後述のボリユームデータVLDに応
じて楽音発生部１−５からの楽音信号の出力レベ
ル制御を可能にするものである。DMPはダンパ
フラグであり、ピアノタイプエンベロープの場合
のキーオフ後の減衰を急速な減衰にせしめるフラ
グであり、DMP＝１の時に機能する。SOLはソ
ロフラグであり、他のチヤンネルと同音名の楽音
がアサインされた時にそのチヤンネルの発生して
いる楽音とこれから発生しようとしている楽音の
位相特性を合わすか否かを選択するフラグであ
り、SOL＝１の時には位相合わせをキヤンセル
する。TABはタブレツトデータであり、第１図
におけるタブレツト１−２により指定されるデー
タがこの5bitに入る。PEはピツチエクステンド
フラグで、このビツトを“１”にしたチヤンネル
にはピツチエクステンドがかかる。VLDはボリ
ユームデータであり、前述のボリユームフラグ
VOLとともにチヤンネルから出力される楽音の
レベルを8bitの細かさで制御する。なお、これら
一連のデータはすべてチヤンネルごとに独立に設
定できるものである。 次に、楽音発生部１−５における演算シーケン
スについて説明する。 第５表及び第６表に楽音発生部１−５の演算シ
ーケンスを示す。楽音発生部１−５においては、
短い演算サイクルでより多くのデータ処理を行う
ために演算シーケンスがイニシヤルモード、ノー
マルモードの２つのードを有し、更に上記両モー
ドがそれぞれロングシーケンス、シヨートシーケ
ンスに分かれている。また、イニシヤルモードシ
ヨートシーケンス及びノーマルモードロングシー
ケンスはそれぞれEVEN、ODDの２つの状態を
有している。 イニシヤルモードはマイコン１−４が楽音発生
部１−５に対して新たな楽音の発生を命令した際
に楽音発生部１−５におけるマイコン１−４より
指定されたチヤンネルについて種々のレジスタ等
の初期設定を行うモードでありロングシーケンス
より開始され、シヨートシーケンスを２回行つた
後ノーマルモードに入る。このイニシヤルモード
における２回のシヨートシーケンスについて１回
目がODD、２回目がEVENのシヨートシーケン
スとなる。このイニシヤルモード終了後、ノーマ
ルモードに移るが、シヨートシーケンス６回の後
ロングシーケンス１回がくることになる。 本実施例では各チヤンネル毎に、独立した２系
統の波形と独立した２系統のエンベロープとを掛
け合わせるようになつており、更にピツチの細か
な調整機能をも有しているが、これらの演算処理
を時分割で８チヤンネル分行うためには多大な演
算ステツプが必要となる。そこで短いサイクルで
演算しないといけないものをシヨートシーケンス
とし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとす
る。そしてシヨートシーケンスの間にロングシー
ケンスを挿入することにより演算の効率化を図つ
ている。 第１図ハにシヨートシーケンス、ロングシーケ
ンスのタイミング図を示す。第１図ハに示すとお
り、シヨートシーケンス（０）〜(10)の11のタイム
スロツトより成つており、ロングシーケンスは(11)
〜（19）の９のタイムスロツトより成つている。
個々のタイムスロツトは250nsであり、４分割さ
れてψ1、ψ3のノンオーバーラツプの２相クロツ
クとともに全体のシステムが動作している。シヨ
ートシーケンスとロングシーケンスの関係は、シ
ヨートシーケンスがチヤンネル０からチヤンネル
７まで８回くり返されるごとに１チヤンネル分の
ロングシーケンスが入る。故に、例えばチヤンネ
ル３のシヨートシーケンスは11×８＋９の97タイ
ムスロツトごとに１回、ロングシーケンスは97×
８の776タイムスロツトごとに１回の割で現われ
ることになる。更に、ノーマルモードのロングシ
ーケンスにはEVENとODDの２つの状態がある
ため、776×２の1552タイムスロツトを周期とし
てシステムが動作しているものである。 次に、第５表及び第６表に基づいて個々の演算
シーケンスについて説明する。前述のように、楽
音発生部１−５は新たな押鍵によりイニシヤルモ
ードロングシーケンスより開始するようになつて
いるのでイニシヤルモードロングシーケンスより
タイムスロツト別に説明を行う。 加算部 （13） PDD＋PED→PDR （15） ０→TR1 （16） ０→TR2 （17） ０→ZR1 （18） ０→ZR2 タイムスロツト（13）の意味するところは、
PDDというレジスタの内容とPEDというレジス
タの内容を加算してPDRというレジスタに格納
するということである。タイムスロツト（15）〜
（18）は、TR1、TR2、ZR1、ZR2というレジス
タに０を書き込むということである。 データバンク読み出し部 (12) WTD→HAD→HAD （14） HAD→CONT→CONT、DIF1 （16）〜（17） HAD→STE→EAR1 これらの意味するところは、左端にあるデータ
（例えばタイムスロツト（14）ならばHADという
データ）をアドレスとしてデータバンク１−６よ
り中央に記載のCONTというデータを読み出し、
右端にある名前のレジスタCONT及びDIF1に格
納するということである。 イニシヤルモードシーケンス 加算部 (1) PDR＋JD L.B.；０→EF2/1 (3) ORG＋OCT＋１→WE2→ΔWAR (4) D.B.＋EAR1→EAR2 (6) ０→WR1 (8) ０→ER1 (9) ０→WE2 (10) Ｏ→WE1、WR2 タイムスロツト(1)における０→ER2/1はシヨー
トシーケンス１回目即ちODD時にはER2、２回
目即ちEVEN時にはER1というレジスタに０を書
き込むことを意味する。またL.B.とはPDR＋JD
の演算結果をレジスタに格納せずに、Ｌバス（後
述）を介して乗算器（後述）に送出することを意
味する。タイムスロツト(3)においては、演算結果
を一度WE2というレジスタに格納した後デコー
ドしてΔWARに格納することを意味する。タイ
ムスロツト(4)におけるD.B.は、後述するデータ
バンク読み出し部によつて得られる値をレジスタ
等を介さずＤバス（後述）を介して加算器に送出
することを意味する。 乗算部 (4)〜(6) C.B.×CN1→FR 上記のC.B.は、加算部にて得られた結果をレジ
スタを介さずに乗算部に直接入力することを意味
しこの場合においてはタイムスロツト(1)にて得ら
れたPDR＋JDの演算結果を意味する。 データバンク読み出し部 (1) HAD→ΔSTE→A.B. (3)〜(4) EAR1/2→Ｅ1/2→ΔT1/2、ΔE1/2、ΔZ
１／２ (6)〜(7) HAD→STW／ΔSTW→STW／WAR ここでタイムスロツト(1)のA.B.は、データバ
ンク読み出しによつて得られた値をレジスタ等を
介ざすに直接加算部のＡ入力へ入力することを意
味する。また、タイムスロツト(6)〜(7)のSTW／
ΔSTW→STW／WARは、シヨートシーケンス
１回目即ちODD時にはSTWというデータを読み
出してSTWというレジスタに格納し、２回目即
ちEVEN時にはΔSTWというデータを読み出し
てWARというレジスタに格納することを意味す
る。 次にノーマルモードについて説明する。 ノーマルモードシヨートシーケンス 第６表において＊印のついている箇所は、ノー
トクロツクが発生した後の最初のシヨートシーケ
ンスのみでその演算が行われるものであり、この
動作を制御するフラグを計算要求フラグCLRQと
呼ぶことにする。 加算部 (1) WE2＋WE1→L.B. (2) STW＋WAR→D.B.、B.B. (3) ZR1＋ΔZ1→ZR1 (4) DIF1＋C.B.→D.B. (5) ER1＋ΔE1＋Ci→ER1 (6) ZR2＋ΔZ2→ZR2 (7) WAR＋ΔWAR→WAR＊ (8) ER2＋ΔE2＋Ci→ER2 (9) FR＋CDR→CDR＊ ここで、タイムスロツト(1)のL.B.は、演算結果
をレジスタを介さず直接乗算部へ入力することを
意味する。タイムスロツト(2)のD.B.、B.B.は同
様に演算結果を直接データバンク読み出し部及び
加算部のＢ入力へ入力することを意味する。タイ
ムスロツト(4)におけるC.B.は、加算部の演算結果
をレジスタを介さずに直接入力することを意味
し、この場合はタイムスロツト(2)におけるSTW
＋WARの演算結果が入力される。また、D.B.は
その演算結果を直接データバンク読み出し部へ入
力することを意味する。タイムスロツト(5)及び(8)
のCiは、それぞれタイムスロツト(3)及び(6)におけ
る演算のくり上り（キヤリー）を加えるという意
味である。 垂算器 (1)〜(3) WR2＋ER2→WE2＊ (4)〜(6) C.B.×CN→（DAC） (7)〜(9) WR1×ER1→WE1＊ ここで、タイムスロツト(4)〜(6)のC.B.とは加算
部の出力をレジスタ等を介さず直接乗算部へ入力
することを意味する。この場合は、タイムスロツ
ト(1)のWE2＋WE1の演算結果に相当する。また
（DAC）とあるのは、この演算結果をDAC（DA
コンバータ；後述）に入力することを表す。 データバンク読み出し部 (4)〜(5) C.B.→W1→WR1＊ (7)〜(8) C.B.→W1→WR2＊ ここで、タイムスロツト(4)〜(5)のC.B.は加算部
の演算結果を直接データバンク読み出し部へ入力
してデータバンク１−６のアドレスとすることを
意味し、この場合は加算部におけるタイムスロツ
ト(2)のSTW＋WARの演算結果に相当する。タ
イムスロツト(7)〜(8)のC.B.も同様にタイムスロツ
ト(4)のDIF1＋（STW＋WAR）の演算結果に相当
する。 ロングシーケンス 加算部 （13） ΔT1/2＋TR1/2→TR1/2 （14） PDR＋JD→L.B. （15） ΔEAR1/2＋EAR1/2＋Ci→EAR1/2 （16） PDD＋PED→PDR ここで、タイムスロツト（14）のL.B.は、加算
部の演算結果即ちPDR＋JDの値をレジスタを介
さず直接乗算部へ入力することを意味する。タイ
ムスロツト（15）のCiはタイムスロツト（13）の
演算を行つた結果生じるくり上り（キヤリー）を
意味する。 乗算部 （16）〜（18） CN＋C.B.→FR ここで、C.B.は加算部における演算結果をレジ
スタを介さず直接乗算部へ入力することを意味
し、この場合は加算部タイムスロツト（14）にお
けるPDR＋JDの演算結果が入力される。 データバンク読み出し部 （14）〜（15） EAR2/1→Ｅ2/1→ΔT2/1、ΔE
２／１、ΔZ2/1 ここで、2/1というのは、奇数回目、即ちODD
時には２（例えばＥ2/1ならばE2）、偶数回路、即
ちEVEN時には１（同E1）となることを意味し、
EVEN、ODDで別のデータを読み出し、別のレ
ジスタへ格納することを意味する。 第２図は第１図イにおける楽音発生部１−５の
詳細な図である。まずこの図を用いて各ブロツク
の機能の概略を説明すると、２−１はマスタクロ
ツクであり、ここではＦ＝8.00096MHzのものを
用いている。２−２はシーケンサ（以下SEQと
称す）であり、マスタクロツク２−１によるクロ
ツク信号を分周し、楽音発生部１−５全体におけ
るシーケンス信号（以下SQ信号と称す）及び各
種制御信号を発生する。２−３はマイコンインタ
ーフエース部（以下UCIFと称す）であり、第１
表にて示される各種データをマイコン１−４が楽
音発生部１−５とは非同期で送出しているが、こ
のデータを取り込み、SEQにより発出されるSQ
信号との同期をとる回路である。更にフラグKon
によりイニシヤルモード、ノーマルモードのモー
ド切りかえを指示するフラグINIを発生する。２
−４は比較レジスタ部（以下CDRと称す）であ
り、前記演算シーケンスで示したレジスタCDR8
チヤンネル分とマスタクロツクを順次分周して得
た10ビツトの分周信号とを比較し、８チヤンネル
分のノートクロツクと計算要求フラグCLRQを発
生する。２−５はランダムアクセスメモリ部（以
下メモリと称す）で、楽音発生部１−５内で行わ
れる種々の演算結果を記載する。２−６はフルア
ダー部（以下FAと称す）であり、各種データの
加算を行う16ビツトのフルアダーを内蔵してい
る。２−７は乗算器（以下MPLYと称す）であ
り、 （２の補数の12bit）×（絶対値10bit） の演算を行う乗算器を有している。２−８はデジ
タルアナログコンバータ（以下DACと称す）で
あり、MPLY２−７より出力されるデジタルの
楽音データをアナログの楽音データに変換する。
２−９はアナログバツフアメモリ部（以下ABM
と称す）で、DAC２−８よりマシンサイクル周
期で発生される楽音データをCDR２−４により
発生されるノートクロツクによる音程周期への変
換を行う。ABM２−９の機能及び構成は特開昭
59−214091号公報に示されているアナログバツフ
アメモリと同様のものである。２−１０は入出力
回路部（以下Ｉ／Ｏと称す）であり、データバン
ク１−６へアドレス信号を送出し、そのアドレス
信号に対応した波形データ、エンベロープデータ
の読み出しを行い、必要に応じて読み出したデー
タのデータ変換を行う。２−１１はマトリツクス
スイツチ部（以下MSWと称す）であり、UCIF
２−３、CDR２−４、メモリ２−５に接続され
た横方向のバスライン（HA、HB、HC、HD、
HE、HLの各バス）とFA２−６、MPLY２−
７、Ｉ／Ｏ２−１０へ接続されている縦方向のバ
スライン（Ａ、Ｂ、Ｃ、Ｄ、Ｌの各バス）とを
SQ信号に応じて接続する回路である。これらの
回路により第５表及び第６表に示す演算シーケン
スを実行するものである。 次に個々のブロツクについて説明する。 第４図は第２図におけるSEQ２−２の詳細図
である。４−１はカウンタであり、マスタクロツ
クを分周し、第１図ハに示す種々のタイミング信
号を発生する。TSは第１図ハにおけるタイムス
ロツトを表す信号でありCHCはチヤンネルコー
ドであり、第１図ハにおけるチヤンネルの番号を
表わす信号である。EVは演算シーケンスにおけ
るODD、EVENを表す信号であり、EV＝０は
EVEN、EV＝１はEVENを意味する。４−２は
SQROM（シーケンスROM）である。SQROM４
−２のアドレス入力にはタイムスロツトを表す信
号TSとフラグINIが入力されており、これらの
入力に基づいて各々のタイムスロツトにおける各
種制御命令を発生している。４−３は論理ゲート
であり、SQROM４−２による出力を各種フラグ
及び計算要求フラグCLRQ等で更に制御して、
SQ信号（演奏情報、効果スイツチ１−３等の指
示に従つて、各機能ブロツクが各タイムスロツト
毎にどのように動作すべきかを指示する信号；図
中ではSQと略記）を発生する。 第５図はUCIF２−３の詳細図である。第５図
において、５−１はラツチであり、第１図におけ
るマイコン１−４より与えられるＡ／D0〜７を
ALEによりラツチする。Ａ／D0〜７とALEの関
係は第１図ロに示すとおりであるので、ラツチ５
−１には第１表に示すところのアドレスがラツチ
される。５−２はラツチであり、マイコン１−４
より与えられるＡ／D0〜７をによりラツチ
する。Ａ／D0〜７との関係は第１図ロに示
すとおりであるのでラツチ５−２には第１表に示
すところのデータがラツチされる。５−３はラツ
チであり、によつて制御されラツチ５−１の
出力をラツチする。このようにアドレスを２段で
ラツチするのは、ALEがに無関係に周期的に
“１”になるからであり、このようにアドレスを
２段でラツチすることによりによる新たなデ
ータの書き込みを行うまでラツチ５−３、ラツチ
５−２にはそれぞれアドレス及びデータが格納さ
れることになる。５−４は１ワード８ビツトの
RAMであり、Ａはアドレス入力、OEは出力制
御端子であり、データ端子ＤはHEバスに接続さ
れている。ここで、OE＝１となるとＡ入力で与
えられたアドレスのデータをＤ端子より出力す
る。またWEは書き込み制御端子で、WE＝１の
時にＤ端子に与えられているデータをＡ入力で与
えられたアドレスに書き込む。OE、WEはSQ信
号により制御されている。RAM５−４には第１
表にて示した各種データ（NOD、PDD、RLD・
VOL・DMP・SOL、TAB・PE、VLD）及びコ
ントロールデータCONT（データバンクより書き
込む。詳細は後述）、ピツチデータレジスタのデ
ータPDRがそれぞれ８チヤンネル分格納されて
いる。５−５はセレクタであり、マイコン１−４
の指定するアドレスと、SQ信号で指定するアド
レスを、別のSQ信号を用いて選択出力し、RAM
５−４のＡ入力に与えるものである。５−６は信
号処理器であり、HEバスに接続され、バス上の
データを取り込み各種フラグ信号を発生する。ま
た、マイコン１−４より送出されたリリースデー
タRLD4ビツトに応じた16とおりのリリース用エ
ンベロープデータを発生してHEバスに送出す
る。５−７はゲートであり、SQ信号に応じてラ
ツチ５−２の出力、つまりマイコン１−４からの
データをHEバス上に送出する。 次にUCIF２−３の動作を説明する。 第１表に示すようなデータが第１図ロに示すタ
イミングでマイコン１−４より与えられたとし、
仮にアドレスが05₁₆、データが89₁₆即ちチヤンネ
ル５にＦ＃１の押鍵を指示したとすると、先ず
ALE信号によりラツチ５−１にアドレスがラツ
チされ、次いで信号によりラツチ５−２にデ
ータがラツチされると同時に、ラツチ５−３にア
ドレスがラツチされる。次いで所定のタイミング
でセレクタ５−５がラツチ５−３の出力をセレク
トし、同時にゲート５−７が開き、RAM５−４
のWEに書き込み信号が与えられる。この書き込
み信号によりHEバスにはラツチ５−２にラツチ
されたデータ即ちマイコン１−４が書き込もうと
したデータ即ち89₁₆が与えられ、RAM５−４の
Ａ入力にはラツチ５−３の出力である05₁₆が与え
られるので、RAM５−４のアドレス05₁₆番地に
89₁₆というデータが書き込まれる。このようにし
て第１表に示した各種データがRAM５−４に書
き込まれる。第１表に示すとおり、RAM５−４
にはVOLフラグ、PEフラグ等のフラグ類が書き
込まれているが、これらのフラグ類はHEバスを
介して信号処理器５−６へ送出し、ここで一旦ラ
ツチした後使用している。 第６図はCDR２−４の詳細図である。６−１
はマスタクロツクを入力とした10ビツトの分周器
である。６−２は比較器付RAM（以下CDRAM
と称す。）であり、１ワード13ビツトで８ワード
を有する。各ワードのうち上位10ビツトには比較
器が設けてあり、端子Ｔより入力される分周器６
−１による分周データとの比較が行われ、10ビツ
トすべてが一致すると端子Ｃより一致パルスが出
力される。OE、WE、Ａ、Ｄの機能は前述の
RAM５−４と同じである。６−３はデコーダで
あり、Ａ入力、EN入力とＤ出力の関係は第８表
に示すとおりである。６−４〜６−１１はRSラ
ツチであり、Ｓ入力に正のパルスが加わるとＱ出
力が“１”に、Ｒ入力に正のパルスが加わるとＱ
出力が“０”になる。RSラツチ６−４はチヤン
ネル０、RSラツチ６−５はチヤンネル１、……
の一致パルスがＳに与えられる。６−１２はセレ
クタであり、Ａ入力に与えられた８信号からチヤ
ンネルコードCHC3ビツトによりそのうちの１信
号を選択してＤより出力する。６−１３はラツチ
であり、SQ信号に従つてセレクタ６−１２の出
力をラツチする。６−１４はANDゲートである。 次に第６図に示すCDR２−４の動作について
説明する。分周器６−１がマスタクロツクを分周
して10ビツトの分周出力をCDRAM６−２のＴ
入力へ与える。CDRAM６−２の各ワードには
任意の値が入つているが、これらの値の上位10ビ
ツトが分周器６−１の出力値と一致するごとに一
致パルスをＣ端子より出力する。CDRAM６−
２のＡ入力にはCHC即ちチヤンネルを表す信号
が入力してあるので、各ワードはそれぞれのチヤ
ンネルに対応しているので、チヤンネルごとに一
致パルスを発生する。この一致パルスはそれぞれ
をRSラツチ６−４〜６−１１へ入力されている
ので、一致パルスが発生したチヤンネルに対応す
るRSラツチのＱ出力が“１”にセツトされる。
RSラツチ６−４〜６−１１のＱ出力のうちの１
つがチヤンネルコードCHCに応じてセレクタ６
−１２により順次選択されラツチ６−１３にラツ
チされる。ラツチ６−１３の出力はANDゲート
６−１４に与えられているので、現在セレクタ６
−１２が選択しているRSラツチのＱ出力が“１”
ならば、ANDゲート６−１４に加えられたSQ信
号によつてデコーダ６−３のＤ出力の該当チヤン
ネルが“１”になり上記のRSラツチのＱ出力は
“０”にリセツトされる。 第７図はメモリ２−５の詳細図である。第７図
において、７−１〜７−４はRAMであり、OE、
WE、Ａ、Ｄの各機能は前述のRAM５−４と同
じである。ここで、RAM７−１にはWAR、
EAR1、ΔZ1、ΔE1、WE1、EAR2、ΔZ2、ΔE2
の各レジスタが、RAM７−２にはWR2、ZR1、
ΔT1、FR、ΔWAR、ZR2、ΔT2の各レジスタ
が、RAM７−３にはER1、TR1、DIF1、DW1、
ER2、TR2、STW、TAB′、HADの各レジスタ
が、RAM７−４にはNOD′、WE2、VLD′の各レ
ジスタがそれぞれを８チヤンネル分格納されてい
る。なお、NOD′、TAB′、VLD′は前述のRAM
５−４におけるNOD、TAB、VLDのデータを
書き込んだものである。７−５は１ワード10ビツ
ト13ワードのROMであり、第５表、第６表で示
した演算シーケンスにおけるノート係数CNが記
憶されている。ここでＱは出力、Ａはアドレス入
力、OEは出力制御端子であり、OE＝１でＱに
ROMの内容が出力され、OE＝０の時はＱ＝ハ
イ・イピーダンスである。ノート係数CNの値は
第７表に示すとおりである。なお、ROM７−５
の10ビツトの出力はHDバスの下位10ビツトに接
続されている。７−６は信号処理器であり、
RAM７−４に格納されたNOD′よりND（ノート
データ）とOCT（オクターブデータ）を読み出し
これらのデータ及びPEフラグに基づいてピツチ
デチユーンデータPEDを発生する回路、並びに
レジスタWE2のデータを読み出してデコードす
るデコード回路が備えてある。 第８図はFA２−６の詳細図である。第８図に
おいて、８−１〜８−８はラツチであり、SEQ
２−２が発生するψ1、ψ3の信号で動作している。
８−９は加算器であり、Ａ入力に与えられた値と
Ｂ入力に与えられた値（共に16ビツト）とキヤリ
ー入力Ciに与えられた値の加算を行い、Ｃ及び
Coより出力する。Coは演算の結果生じるキヤリ
ー出力である。８−１０，８−１１はビツト処理
回路であり、ラツチ８−１、ラツチ８−２による
出力のビツト操作を行う回路である。８−１２は
論理ゲートであり、SQ信号に応じてラツチ８−
６の出力を強制的に“１”または“０”にする。
或いはそのまま出力するといつた動作を行う。８
−１３はRAMであり、そのサイズは１ワード９
ビツトで12ワードのものである。Ａ、Ｄ、WE、
OEの各機能は前述のRAM５−４と同じである。
Ｄ出力９ビツトはＣバスの下位９ビツトに接続さ
れている。RAM８−１３は位相合わせ（後述）
用の位相レジスタで、12音のノートの個々の波形
データ読み出し用アドレス（WAR）の位相管理
を行う。 第９図イはMPLY２−７の詳細図である。第
９図において９−１〜９−９はラツチである。こ
こでラツチ９−３にはＬバスのビツト０〜ビツト
９が、ラツチ９−５にはＬバスのビツト９〜ビツ
ト12が接続されている。９−１０はエンコーダで
ある。入出力の関係は第９表に示すとおりであ
る。９−１１はシフタであり、Ｉから入力される
16ビツトの信号をＣに入力された制御信号に従つ
てシフトしＯより出力する。シフトの内容は第10
表に示すとおりである。９−１２はビツト処理回
路でありSQ信号に応じてラツチ９−３が出力す
る信号のビツト処理を行う。９−１３はデコーダ
であり入力Ａと出力Ｄとし関係は第11表に示すと
おりである。９−１４はセレクタであり、Ｃに入
力されているSQ信号に応じてＣ＝１ならばＡ、
Ｃ＝０ならばＢに入力されている16本の信号を選
択してＹより出力する。なお、Ａ入力の下位11ビ
ツトはGND（接地電位）に接続されている（即ち
“０”が与えられている）。９−１５はシフタでＩ
から入力される14ビツトの信号をＣに入力された
制御信号に従つてシフトしＯより出力する。シフ
トの内容は第12表に示すとおりである。９−１６
は乗算器であり、Ａ入力がこの補数表示による12
ビツト、Ｂ入力が絶対値の10ビツトで出力が２の
補数表示による14ビツトである。通常12ビツト×
10ビツトの演算を行うと22ビツトの結果が得られ
るが、無論乗算器９−１６の出力14ビツトは22ビ
ツトのうちの上位14ビツトである。故に、乗算器
９−１６における入出力の関係は、次式のとおり
になる。 Ｃ＝Ａ×Ｂ／256 なお、MPLY２−７における乗算器９−１６
は、回路をより簡略化するために以下の手法を用
いている。 通常乗算器を構成する際に、２の補数値12ビツ
ト×絶対値10ビツトの乗算器は116個の加算器セ
ルにより22ビツトの正確な演算結果が得られる。
しかし、本システムにおいては本来得られる22ビ
ツトのうちの上位14ビツトのみを使用する。即ち
下位８ビツトの出力は使用しないので本実施例は
加算器セル省略による演算誤差が上位14ビツトの
LSBに影響しない下位７ビツト演算用の加算器
セルを全部省略している。そこで、本乗算器９−
１６では、下位ビツト演算用の加算器セル28セル
を省略し第９図ロに示すような構成になつてい
る。第９図ロにおいて破線内は同様のセルを略記
した。また、各ブロツクはすべて全加算器であ
り、入力がＡ、Ｂ、Ci（キヤリー入力）、出力が和
Ｓ及びキヤリーCoである。 第１０図はＩ／Ｏ２−１０の詳細図である。第
１０図において１０−１〜１０−８はラツチであ
る。ここで、ラツチ１０−３はセツト付のラツチ
でラツチの入力はＤバスのビツト７〜ビツト９に
接続されている。１０−９はシフタセレクタで、
Ｃ入力によりＡ入力とＢ入力の切換及びＡ入力の
１ビツトシフトを行う。 １０−１０はビツト処理回路であり、SQ信号
に応じて下位３ビツトを強制的に“１”或いは
“０”にする回路である。１０−１１はデコーダ
であり、入力Ｉと出力Ｄの関係は第13表に示すと
おりである。デコーダ１０−１１のＡ入力にはラ
ツチ１０−７の出力のビツト12〜ビツト15が与え
られている。１０−１２はセレクタであり、Ｃ入
力に応じてＡ又はＢに与えられている信号のいず
れかを選択してＹより出力する。１０−１３はシ
フタであり、制御端子Ｃの入力に応じてＩからの
入力をシフトしてＯより出力する。１０−１４は
ノイズ回路であり、ノイズフラグNAに応じて入
力データにノイズを混入する。 第１１図イはMSW２−１１の詳細図である。
円で囲つた部分がスイツチであり、具体的には第
１１図ロに示すようにNchのMOSFETで構成さ
れており、SQ信号が“１”になるとMOSFETが
オンして縦方向のラインと横方向のラインが導通
しデータが転送される。このMSW２−１１にお
いては高速化のためにデータの転送の直前にすべ
てのバスラインに各タイムスロツト毎にψ1信号
によりプリチヤージを行つた後データの転送を行
なつている。これはスイツチがNch MOSFETで
構成されているので、転送されたデータの“１”
のレベルがMOSFETのしきい値電圧分だけ降下
するのを防ぐためである。第１１図ハ〜第１１図
リはMSW２−１１にて使用されているスイツチ
パターンの例であり、円で囲つた交点の箇所がス
イツチを介して接続されている。この例では便宜
上各バスが８ビツトのものについて説明する。第
１１図ハは、スイツチによつてbnとan（ｎ＝０〜
７）とを接続したものである。第１１図ニはb0
〜b3の４本の値と“０”をスイツチによつて縦
方向のバスに書き込むようにしたものである。第
１１図ホはb0〜b3をa0〜a3へ、c4〜c7をa4〜a7
へ書き込むようにしたものであり、これにより、
２組のバスに別々に表れているデータを混合して
他のバスに転送することができるようにしたもの
である。第１１図ヘはビツト位置を変換してバス
からバスへ転送するようにしたもので、このよう
にスイツチを配することにより横方向のバスのデ
ータの上下各４ビツトを位置を変更して縦方向の
バスに転送する。第１１図ト〜第１１図リは定数
をバスに設定するための回路例であり、第１１図
トはバスにオール“０”を設定する回路、第１１
図チはバス10101010即ちAA₁₆を設定する回路で
ある。これは、スイツチのない部分であるa7、
a5、a3、a1はこのスイツチが開く直前にプリチ
ヤージによつて“１”が書き込まれたものがその
まま保持されることによる。第１１図リはフラグ
TOによつて定数の値を変えるようにしたもの
で、TO＝０ならば00₁₆がバスに書き込まれ、TO
＝１ならばEB₁₆がバスに書き込まれる。第１１
図ハ〜第１１図リに示すスイツチをMSW２−１
１に用途に応じて配して選択的に開閉することに
より、任意のバスから他の任意のバスへのデータ
転速が必要なビツト処理を含めて可能となる。例
えば、HAバスからＡバスへ、HBバスからＢバ
スへ、ＣバスからHCバスへ同時にデータを転送
したい時にはSW１，SW７，SW１３を同時にオ
ンすればよい。また、ＣバスのデータをＬバスと
Ｄバスに転送したい時にはSW２８、SW２９、
SW３０をオンすれば、Ｃバス→HLバス→Ｌバ
ス及びＤバスの経路でデータが転送される。 なお、MSW２−１１において、データの転送
は第１１図ヌに示すタイミングで行われている。
即ち、ψ1＝１の区間で縦方向、横方向のバラン
スのプリチヤージを行い、ψ1の立ち下りよりψ3
の立ち下りまでの区間でデータの転送を行い、
ψ3の立ち下りでラツチする。ここで、ψ3の立ち
下りからψ1の立ち上りまでの区間はラツチ動作
を安定に行うための余裕である。 次にデータバンク１−６について説明する。デ
ータバンク１−６には４種類のデータが格納され
ている。それは、(1)ヘツダアドレスデータ、(2)ヘ
ツダデータ、(3)波形データ、(4)エンベロープデー
タである。ここで、ヘツダアドレスデータはヘツ
ダデータがどのアドレスに格納してあるかを示す
８ビツトのデータであり、ヘツダデータは波形デ
ータ、エンベロープデータの格納してあるアドレ
ス及びそれらの属性を表わした８バイトのデータ
である。次に上記４種類のデータを更に詳しく説
明する。 (1) ヘツダアドレスデータ（HAD） このデータは各タブレツト、各オクターブ、
各３鍵ごとに割り当てられたノートデータをア
ドレスとしてヘツダデータのアドレスを示すデ
ータである。ヘツダアドレスデータの格納場所
は第14表に示すとおりであり、ビツト９〜ビツ
ト５にタブレツトデータTAB、ビツト４〜ビ
ツト２にオクターブデータOCT、ビツト１〜
ビツト０にノートデータNDの上位２ビツト、
残りのビツトにはすべて“１”が入つている。
ここでTAB、OCT、NDで構成される10ビツ
トをWTDと呼び、その各々は第１表に示した
ものであることは言うまでもない。ヘツダアド
レスデータによるヘツダデータのアドレスは第
15表のように示され、ビツト10〜ビツト３にヘ
ツダアドレスデータが入り、上位ビツトはすべ
て“１”である。また、下位３ビツトには000
〜111のデータを入れる。 (2) ヘツダデータ（HD） ヘツダデータは第15表に示されるアドレスに
格納されている１ワード８ビツトで８ワードの
データであり、８ワードの各内容は第16表に示
すとおりである。第16表において、CONTは
コントロールデータであり、このヘツダデータ
にて示される波形データ、エンベロープデータ
の属性を表す。E1′は２種類あるエンベロープ
データのうちの一方である。他方のエンベロー
プデータE2′のスタートアドレスはSTE＋
ΔSTEで与えられる。W1、W2は２種類ある波
形データであり、W1のスタートアドレスは
STW＋ΔSTWで与えられる。 なおCONTは第17表に示すとおりの構成に
なつており、その意味するところは次のとおり
である。 Ｐ／Ｏ：このヘツダデータによる楽音がピアノ
型エンベロープを有するかオルガン型エンベ
ロープを有するかを示すフラグであり、Ｐ／
Ｏ＝１ならばピアノ型であることを意味す
る。 ORG：当該の楽音データが本来どの音域に属
していたかを示す３ビツトの情報であり、
ORGと音域の対応は第18表に示すとおりで
ある。故に波形データが実際に一周期分とし
て有するサンプル数がいくつであるかを示す
情報でもある。 W8：波形データが12ビツト精度であるか８ビ
ツト精度であるかを示す。W8＝１ならば８
ビツト精度である。W8＝１の時には波形デ
ータの下位に４ビツトの“０”が追加され、
波形の振幅レベルは保たれるようになつてい
る。 PCM：PCM＝１で波形データW1の立ち上り
部がPCMであることを示す。 NA：ノイズ信号を楽音信号に重畳する場合に
使用する２ビツトの信号である。 (3) 波形データ（W1、W2） 前述のように、楽音発生部１−５においては
波形データとして12ビツトのものと８ビツトの
ものと２種類を使いわけている。ここで市販さ
れているROMについて考えるとそのほとんど
が１ワード８ビツト或いはそれ以下のものであ
り、１ワード12ビツトのものは希である。そこ
で本発明においては次のように波形をROMに
格納している。即ち、： ８ビツトの場合には、STW及びΔSTWによ
つて定まるアドレスより順次１ワードずつ格納
しているが、１ワード12ビツトの波形データの
場合は第１２図に示すとおり、上位８ビツトは
STW＋ΔSTWによつて示されるアドレスから
順次格納しているが、下位４ビツトはSTW＋
ΔSTWの値を１ビツト右シフトしてMSBに１
を入れたアドレスより下位４ビツト上位４ビツ
トに２ワード分ずつ順次格納してある。例え
ば、仮にアドレス0444₁₆にある波形データの上
位８ビツトの下位４ビツトの場所は、アドレス
1222₁₆の上位４ビツトということになり、アド
レス0445₁₆についてはアドレス1222₁₆の下位４
ビツトということになる。 (4) エンベロープデータ（E1′、E2′） エンベロープデータは16ビツトで１ワードを
構成し、そのデータフオーマツトは第19表に示
すとおりである。ΔTはエンベロープアドレス
の更新間隔を決めるデータである。Ｓはエンベ
ロープの傾き（増加または減少）を示すフラグ
である。Ｚはエンベロープの傾きの大小を示す
フラグであり、DATAはその大きさである。
第19表に示すデータが第16表に示すSTE、
ΔSTEによつて定められたアドレスに従つてデ
ータバンクに格納されている。 以上のようにデータバンクが構成されているの
で、となり合つた３鍵ごとに音色の変化を与える
ことができる一方、逆に同一オクターブ内にては
同じヘツダアドレスデータを有するようにすれば
波形データ、エンベロープデータ、ヘツダデータ
を増すことなく同じ音色の楽音が得られる。ま
た、各ヘツダデータにおいて任意の波形データ、
エンベロープデータが指定できるので、少ない波
形データ及びエンベロープデータであつてもその
組み合わせ方で様々な楽音を発生することも可能
である。 次に楽音発生部１−５における押鍵時のイニシ
ヤル処理、ノートクロツクの発生方法、エンベロ
ープ発生方法波形の発生方法について述べる。 (1) イニシヤル処理 イニシヤル処理においては、押鍵により楽音
が発生される際の各種レジスタの初期設定が行
われる。押鍵により、演算シーケンスはイニシ
ヤルモードのロングシーケンスより開始される
ので、加算部において、タイムスロツト13で
PDRが初期設定される。この演算を更に詳し
く述べると、第５図RAM５−４よりPDDが読
み出されてHEバスにデータが乗る。同時に第
７図信号処理回路７−６よりHDバスに対して
PEDが与えられ、第１１図イにおいてSW２１
とSW１７がオンしてPDDがＡバス、PEDがＢ
バスに乗る。このデータが第８図に示すところ
のFA２−６にて加算されてＣバスに演算結果
が乗る。この演算結果がSW２３を介してHE
バスに乗り、RAM５−４にあるレジスタPDR
に格納される。なお、この演算において、
PDD、PEDをFA２−６への転送は実際に
PDD＋PEDの演算が行われるタイムスロツト
の１タイムスロツト前に、また演算結果の
PDRへの格納はPDD＋PED演算が行われる１
タイムスロツト後に行われる。以下加算演算に
ついてはすべて同様である。次いで、タイムス
ロツト（15）〜（18）にてTR1、TR2、ZR1、
ZR2に“０”が書き込まれる。この動作は、
TR1に“０”を書き込む場合について述べる
と、タイムスロツト（15）にて第１１図イの
MSW２−１１においてSW３３及びSW１３が
オンする。SW３３は第１１図トのような構成
になつており、Ｃバスに“０”が与えられる。
同時にSW１３がオンしているので、Ｃバスの
データがHCバスに与えられ、第７図に示す
RAM７−３におけるレジスタTR1に“０”が
書き込まれる。 一方データバンク読み出し部においては、次
のような動作をする。以下第１０図を中心に説
明する。TAB、ND、OCTで構成されたWRD
によつてヘツダアドレスデータHADが読み出
される。なお、このイニシヤル処理を行うイニ
シヤルモードにおいては、ラツチ１０−３は
SQ信号により111にセツトされている。このデ
ータはＩ／Ｏ２−１０におけるシフタ１０−１
３によつて第15表に示されるフオーマツトにデ
ータが変換されＤバスSW１５、HCバスを介
してRAM７−３のレジスタHADに格納され
る。この動作と同時に、データバンクより読み
出されたヘツダアドレスデータHADは、ラツ
チ１０−８、ラツチ１０−６で次々とラツチさ
れ、シフタセレクタ１０−９にて第15表に示す
とおりのフオーマツトにデータが変換されてラ
ツチ１０−４にラツチされる。ラツチ１０−４
の出力に対し、先ずビツト処理回路１０−１０
で下位３ビツトに対して000が与えられてコン
トロールデータCONTがデータバンク１−６
より読み出されラツチ１０−８を介してラツチ
１０−７の上位８ビツトにラツチされる。コン
トロールデータCONTはセレクタ１０−１２、
シフタ１０−１３、ノイズ回路１０−１４、ラ
ツチ１０−２を介し、ＤバスよりRAM５−４
のレジスタCONTに格納される。一方、ラツ
チ１０−７の上位４ビツトはデコーダ１０−１
１に接続されているので第14表に示す真理値表
に従つて16ビツトのデータが得られる。但し、
この時にデコーダ１０−１１のＣ入力は“１”
となつている。セレクタ１０−１２がこのデコ
ーダ出力をセレクトし、シフタ１０−１３が６
ビツト右シフトして出力する。ここで、このシ
フタ１０−１３の出力について考えると、ラツ
チ１０−７よりデコーダ１０−１１へ入力され
ているデータはＰ／Ｏ及びORG3ビツトであ
る。今デコータ１０−１１のＣ入力は“１”で
あるので、デコーダ１０−１１の出力はORG3
ビツトのみによつて定まる。故にデコーダ１０
−１１の出力をシフタ１０−１３で６ビツト右
シフトした値は第18表に示した値となる。この
値がノイズ回路１０−１４、ラツチ１０−２を
介してＤバスに与えられ、MSW２−１１にお
いてSW１５を介してRAM７−３のレジスタ
DIF1に格納される。 次にラツチ１０−４の出力に対し、ビツト処
理回路１０−１０が下位３ビツトに対し、001、
次いで010を与え、ヘツダデータのSTEの上
位、下位の各８ビツトを読み出す。このSTE
の値がセレクタ１０−１２、シフタ１０−１
３、ノイズ回路１０−１４、ラツチ１０−２を
介してＤバスに与えられ、MSW２−１１にお
いてSW５を介してRAM７−１のレジスタ
EAR1へ格納される。 次にシヨートシーケンスに入る。シヨートシ
ーケンスは２回実行される。タイムスロツト(1)
でPDRとJDが加算されるが、ここでJDは定数
でありMSW２−１１においてSW３２をオン
することにより得られる。SW３２は第１１図
チに示すような構成になつており、JD＝45B₁₆
となつている。この加算結果に対してノート係
数CNを掛け合わせてFRを得る。この一連の円
算を詳しく述べると、PDR＋JDがタイムスロ
ツト(1)で演算され、その結果が前述のとおりタ
イムスロツト(2)にてＣバスに与えられる。ここ
でMSW２−１１においてSW２８，SW２９が
オンし、Ｃバス→HLバス→Ｌバスの順でデー
タが転送され、第９図イにおけるMPLY２−
７のラツチ９−１にラツチされる。次のタイム
スロツト(3)において、第７図のROM７−５よ
りノートデータNDに応じたCNの値が読み出
され、HDバスに与えられる。この値がMSW
２−１１におけるSW１９を介してＬバスに与
えられ、MPLY２−７のラツチ９−３にラツ
チされる。ラツチ９−１の出力はシフタ９−１
１を介してラツチ９−２へ、ラツチ９−３の出
力はビツト処理回路を介してラツチ９−４へ送
られラツチされる。故にラツチ９−２には
PDR＋JDの値が、ラツチ９−４には、CNの
値がラツチされている。次いで乗算器９−１６
が（PDR＋JD）とCNの積を算出し、シフタ
９−１５を介してラツチ９−８へ送出されラツ
チされる。なおこれらの一連の動作において、
シフタ９−１１、ビツト処理回路９−１２、シ
フタ９−１５はデータをスルーさせるように動
作する。即ちエンコーダ９−１０のＣ入力には
“１”が与えられている。ラツチ９−８の値が
ＬバスよりMSW２−１１のSW９を介して
RAM７−２のレジスタFRに格納される。故
に、タイムスロツト(2)において、ORG＋OCT
＋１が演算される。この演算において、＋１の
動作は第８図のFA２−６における論理ゲート
８−１２によつて行われる。即ち該当のタイム
スロツトで論理ゲート８−１２が強制的に
“１”を出力すればラツチ８−５が“１”をラ
ツチし、加算器のCi入力に“１”を与えるもの
である。この演算の意味するところは次のとお
りである。即ち、ORGは波形データが本来ど
の音域に属するかを示す値（これを仮にＮとす
る）をオクターブデータOCTの逆論理をとつ
た形で示すものである。OCTとORGと、波形
サンプル数の関係を第18表と第22表に示す。故
にORG＋１は−Ｎを表わすことになる。つま
り、 ORG＋OCT＋１＝OCT−Ｎ ということであり、これは現在発生しようとし
ている楽音信号の音域と実際に使用しようとし
ている波形データの本来の音域との差、即ちオ
クターブシフトの量を示す値である。つまり、
原波形を何オクターブ高い音域の音として読み
出すかを示す。この値は一旦RAM７−４のレ
ジスタWE2に格納され、次いで、信号処理器
７−６でデコードされてRAM７−２のレジス
タΔWARに格納される。ORG＋OCT＋１の値
に対するΔWARの値は第20表に示すとおりで
ある。 以下、タイムスロツト(4)でEAR2、同(6)、
(8)、(9)、(10)でWR1、ER1、WE2、WE1、WR2
の各レジスタの初期設定を行つている。 一方データバンク読み出し部においては、前
述のロングシーケンスでRAM７−３に格納し
たヘツダアドレスデータHADを読み出し、Ｄ
バス→ラツチ１０−１→シフタセレクタ１０−
９を介してラツチ１０−４にラツチし、ビツト
処理回路１０−１０で下位３ビツトに001を入
力してデータバンクよりヘツダデータのΔSTE
を読み出す。この値はラツチ１０−７→セレク
タ１０−１２→シフタ１０−１３→ノイズ回路
１０−１４→ラツチ１０−２を介してＤバスへ
与えられ、MSW２−１１においてSW２６，
SW３０を介してＡバスへ入力されてFA２−
６にてEAR1と加算される。次いでRAM７−
１のレジスタEAR1に格納してあるSTE（エン
ベロープデータE1′のスタートアドレス）が読
み出され、Ｄバス→ラツチ１０−１→シフタセ
レクタ１０−９を介してラツチ１０−４にラツ
チされる。ラツチ１０−４の出力はビツト処理
回路１０−１０によつてLSBに“０”次いで
“１”が入力されて、第19表に示されていると
おりの２バイトのエンベロープデータを読み出
す。この値16ビツトがラツチ１０−７にラツチ
される。ラツチ１０−７の出力に従つて、初回
のシヨートシーケンスでΔT1、ΔE1、ΔZ1、２
回目のシヨートシーケンスでΔT2、ΔE2、
ΔZ2、の値を発生する。先ず、デコーダ１０−
１１にはラツチ１０−７の上位４ビツトが入力
されているが、ラツチ１０−７の上位４ビツト
には第19表に示すところのΔTの値が入つてい
る。故にデコーダ１０−１１はΔTを第13表に
従つてデコードし、セレクタ１０−１２へ出力
する。セレクタ１０−１２においては、この時
Ｃ＝１となつてＢ入力を選択しシフタ１０−１
３へ出力する。このセレクタ１０−１２出力は
シフタ１０−１３、ノイズ回路１０−１４にお
いては何らビツト操作が行われることなくラツ
チ１０−２を介してＤバスに与えられ、MSW
２−１１においてSW１０、HBバスを介して
RAM７−２のレジスタΔT1に格納される。 ΔE1、ΔZ1、ΔE2、ΔZ2は、第19表に示され
るところのＺ、Ｓ、DATAに応じてシフタ１
０−１３にてビツト操作が行われて各レジスタ
へ格納される。どのようなビツト操作が行われ
るかについては第１３図に示すとおりである。
第19表におけるＺの値に応じて、データフオー
マツトが異なる事を示している。 次に、データバンク１−６よりΔSTEを読み
出す時と同様にRAM７−３よりレジスタ
HADの値を読み出してラツチ１０−４にラツ
チし、ビツト処理回路１０−１０にてヘツダア
ドレスデータHADの下位３ビツトに対し初回
のイニシヤルモードでは100、次いで101、２回
目のイニシヤルモードでは110、次いで111を与
えることによりデータバンク１−６よりSTW、
ΔSTWを読み出し、STWをRAM７−３のレ
ジスタSTW、ΔSTWをRAM７−１のレジス
タWARに格納する。 以上により、すべてのレジスタの初期設定が
完了する。 (2) ノートクロツクの発生方法 先ず楽音発生部１−５で用いているノートク
ロツク発生法の原理について第３図とともに説
明する。第３図において、３−１は分周器であ
り端子CKに入力されているマスタクロツクを
分周し、10ビツトの分周出力をＱより出力す
る。３−２は比較器で、Ａ入力及びＢ入力の比
較を行い、Ａ＝Ｂとなつた時にＱより“１”を
出力する。３−３はフリツプフロツプであり、
CK入力の立上りでＤ入力に与えられた信号を
とり込みＱより出力する。３−４は加算器であ
り、Ａ入力とＢ入力の和をＣより出力する。３
−５は加算器３−４のＢ入力に対して定数Ｍを
入力する定数回路である。３−６はRSラツチ
であり、Ｓ入力に正のパルスが入るとＱ＝１と
なり、Ｒ入力に正のパルスが入るとＱ＝０とな
る。３−７はデイレイ回路であり、入力信号を
遅延させて出力する。３−８はANDゲートで
ある。 次に第３図の動作を説明する。まず、RSラ
ツチ３−６のＱ出力が“０”であるとすると、
ANDゲート３−８の出力は常時“０”である
のでフリツプフロツプ３−３のＱ出力は一定で
ある。一方分周器はマスタクロツクの分周よ
り、000₁₆から3FF₁₆をくり返す10ビツトのＱを
出力する。仮にフリツプフロツプ３−３の出力
がＮであつたとすると、当然000₁₆≦Ｎ≦3FF₁₆
であるので必ずいつか分周器３−１のＱ出力＝
Ｎとなる瞬間が存在し、この時は比較器３−２
のＱ出力より一致パルスが出力される。する
と、この一致パルスRSラツチ３−６のＳ入力
に入つているためにRSラツチ３−６のＱ出力
は“１”となり書き込みパルスがANDゲート
３−８より出力される。フリツプフロツプ３−
３のＤ入力には加算器３−４のＣ出力が与えら
れているのでＮ＋Ｍの値が書き込まれる。と同
時に、書き込みパルスはデイレイ回路３−７で
遅延された後RSラツチ３−６のＱ出力を“０”
にする。このため、再びフリツプフロツプ３−
３のＱ出力は一定となるが、値はＮからＮ＋Ｍ
に変化している。故に次は分周器３−１のＱ出
力がＮ＋Ｍになつた時に一致パルスを発生する
ことになる。これをくり返すことにより、比較
器３−２は分周器３−１の出力値がＮ、Ｎ＋
Ｍ、Ｎ＋2M……となつた時にパルスを発生す
る。つまり分周器３−１がマスタクロツクをＭ
回カウントするごとに一致パルスを発生するこ
とになる。また、Ｎ＋nM＞3FF₁₆となる場合
においては、加算器３−４の出力はオーバフロ
ーの後Ｎ＋nM−3FF₁₆となるためにやはりマ
スタクロツクをＭ回カウントした時に一致パル
スが発生されることは言うまでもない。つま
り、この比較器３−２の一致パルスをノートク
ロツクとし、定数Ｍを変化させれば種々の周期
のノートクロツクが得られることになり、その
周波数は（マスタクロツクの周波数）÷Ｍとな
る。また、SRラツチ３−６のＱ出力が計算要
求フラグCLRQに相当する。 以上が本発明におけるノートクロツク発生法
の原理である。 次に、第１図に示す楽音発生部１−５におけ
るノートクロツクの発生の演算シーケンスの詳
細について説明する。 鍵盤１−１にて鍵が押圧されれ、マイコン１
−４が楽音発生部１−５に対して楽音の発生を
指示すると、前述のように演算シーケンスがイ
ニシヤルモードロングシーケンスより開始す
る。先ずタイムスロツト（13）で、 PDD＋PED→PDR ……（２−１） 次いで、シヨートシーケンスに入りタイムス
ロツト(1)……(6)で PDR＋JD→L.B. ……（２−２） C.B.×CN→FR ……（２−３） の演算が行われる。次いでノーマルモードにな
り、シヨートシーケンスのタイムスロツト(9)で FR＋CDR→FR ……（２−４） ロングシーケンスのタイムスロツト（14）〜
（18）で PDR＋JD→L.B. ……（２−５） C.B.×CN→FR ……（２−６） PDD＋PED→PDR ……（２−７） の演算が行われる。ここで、PDDは第１表に
示したPDD即ちピツチデチユーンデータであ
り、PEDは前述のピツチエクステンドデータ
である。JDは定数であり1115₁₀（16進数では
45B）という値がセツトしてある。ノート係数
CNはアサインされた音名により定まる値であ
り、音名とCNの関係は第７表に示してある。
第５表、第６表の説明にて述べたとおり、演算
（２−２）、（２−３）及び演算（２−５）、（２
−６）は下式のとおりに表せる。 （PDR＋JD）×CN→FR ……（２−８） ここで、PDRはPDD＋PEDであるので演算
（２−８）は、 （PDD＋PED＋JD）×CN→FR
……（２−９） となる。このFRの値を演算（２−４）で示す
ようにCDRに累算する。前述のようにこの累
算はノートクロツクが発生するごとに一回行わ
れる。故にCDRの初期値をＮとすると、CDR
の値はＮ、Ｎ＋FR、Ｎ＋２×FR、……と変化
する。このCDRの上位10ビツトの値とマスタ
クロツクを順次分周して得た10ビツトの分周信
号とを比較し、一致パルスを発生するようにし
ているので、実際には、Ｎ／８、Ｎ＋FR／８、 Ｎ＋２×FR／８、……と比較を行うことになり、 CDRの上位10ビツトが第３図のフリツプフロ
ツプ３−３に相当し、NR／８が第３図の定数回 路３−５の値Ｍに相当する。故に上記（２−
１）〜（２−７）の演算を行えば一定周期のノ
ートクロツクが得られ、その周波数は（マスタ
クロツク周波数）÷FR／８となる。 (3) 波形発生方法 第１図楽音発生部１−５に示すところの波形
発生方法は大別して次の５ステツプに分けられ
る。即ち： アドレス発生 データバンク１−６より波形データを読み
出す際のアドレスを発生させる。 波形読み出し、 上記のアドレスで指定された波形データを
データバンク１−６より読み出し、コントロ
ールデータCONTに応じたビツト処理を行
う。 エンベロープ乗算 ２波混合 CN乗算 以下各ステツプを詳しく説明する。 アドレス発生 押鍵によるイニシヤル設定にてヘツダーデ
ータのSTW（W2のスタートアドレス）、
ΔSTW（W1のワード数）、DIF1（１波形に含
まれるサンプル数）がレジスタSTW、
WAR、DIF1に格納され、また演算によつて
レジスタΔWARが定まる。これらのデータ
に基づきノーマルモードにてアドレス発生を
行うわけであるが、以下の処理において波形
データにPCM部がある場合（PCM＝１）と
ない場合（PCM＝０）でアドレス発生が異
なるのでPCM部がある場合とPCMがない場
合に分けて説明する。 PCM部がない場合 第６表に示すとおり、タイムスロツト(2)に
て、STWとWARの和を求め、この和でも
つてデータバンク１−６から波形１の読み出
しを行い、タイムスロツト(4)にて上記の和に
更にDIF1を加えたもの即ちSTW＋WAR＋
DIF1の値でデータバンク１−６から波形２
の読み出しを行つている。ここで、STWは
波形２の先頭アドレスであり、レジスタ
WARには初期値としてΔSTW即ち波形１に
含まれるワード数の負数が入つており、タイ
ムスロツト(7)にてΔWARを累積していく。
故にSTW＋WARの値は、波形１の先頭ア
ドレスより順次ΔWARの値ごとに増加する
値となる。また、ST＋WAR＋DIF1の値は
この値にDIF1を加えたものであるので、波
形２の先頭アドレスよりΔWARおきに増加
する値となる。ここで、ΔWARは、波形の
読みとばしを表わす値であるので、以上のよ
うにして波形１及び２に対するアドレスを発
生することができる。 また、本楽音発生部１−５においては、
PCM部が無しで、且つソロフラグSOL＝０
で且つオクターブシフトが行われない場合に
位相合わせを行う。位相合わせの方法は、演
算シーケンスがイニシヤルモードからノーマ
ルモードに転じた時の初回のタイムスロツト
(7)に演算結果としてRAM８−１３における
同音名をアドレスとするデータ９ビツトをレ
ジスタWARに格納する。RAM８−１３の
出力は９ビツトであるが、Ｃバスはプリチヤ
ージされているので全16ビツトの前述の９ビ
ツトより上位７ビツトには“１”が入る。２
回目以降のタイムスロツト(7)の演算結果は、
第６表に示すとおりレジスタWARに格納さ
れるとともにRAM８−１３における同音名
をアドレスとするレジスタ（位相レジスタ）
に更新される。このようにすることにより、
他のチヤンネルで同音名の楽音を既に発生し
ている場合であつても、そのチヤンネルにお
けるレジスタWARの値がRAM８−１３を
介してこれから楽音を発生しようとしている
チヤンネルのレジスタWARに与えられるた
めにこれら２チヤンネル間での位相を合わせ
ることが可能となる。 ここで、タイムスロツト(7)の演算WAR＋
ΔWARについて述べる。 WAR＋ΔWAR≧０となると音域とは無関
係に演算結果としてＣバスには−512₁₀
（FF00₁₆）が与えられる。オクターブシフト
が無い場合はΔWAR＝１であるので、レジ
スタWARの値は512を周期としてくり返す
ことになる。 以上により同じノートを発生する複数チヤ
ンネルの各々のレジスタWARは常に同一と
なるので、異なる複数チヤンネルの発生する
同じノートの波形の位相が完全に一致するこ
ととなり、位相合わせが実現される。 次にタイムスロツト(2)における演算STW
＋WARを更に詳しく説明する。 RAM７−３のレジスタSTWよりデータ
が読み出され、MSW２−１１に示すところ
のHCバス、SW１１、Ａバスを介しクロツ
クψ3によりFA２−６のラツチ８−１にラツ
チされる。同時にRAM７−１のレジスタ
WARの値がHAバス、SW２、Ｂバスを介し
クロツクψ3によりFA２−６のラツチ８−２
にラツチされる。ラツチ８−１の出力は、ビ
ツト処理回路８−１０では何らのビツト処理
を受けずにクロツクψ1によつてラツチ８−
３にラツチされる。一方、ラツチ８−２の出
力は、ビツト処理回路８−１１において
ORGを入力として第21表に示すとおりのビ
ツト処理が行われた後クロツクψ1でラツチ
８−４にラツチされる。加算器８−９がラツ
チ８−３、ラツチ８−４の出力を加算し、ラ
ツチ８−７、ラツチ８−８を介してＣバスへ
与えられる。ビツト処理回路８−１１におい
て上記のようなビツト処理を行うことによ
り、レジスタWARが512を周期として変化
しているにもかかわらず、各オクターブに応
じた周期で変化していくことになる。例え
ば、ORG＝５、OCT＝２の場合はオクター
ブシフトはなくイニシヤル処理の項で述べた
とおりΔWAR＝１である。また第21表より、
レジスタWARのビツト７、８が常に１にな
るので、タイムスロツト(2)の演算結果は仮に
STW′＝０とすると −10、−９、……−１、−128、−127、……
−１、−128…… となつて128の周期でくり返すことになる。
またORG＝４、OCT＝５の場合は２オクタ
ーブシフトとなりΔWAR＝４となる。また
第21表によりレジスタWARのビツト６、
７、８が常に１になるので同様に −40、……−８、−４、−64、−60、−56……
−４、−64、…… となつて16の周期でくり返すことになる。 OCT＝２の時くり返し周期が128であり、
OCT＝５の時くり返し周期が16であること
は、第22表により所望の波形ポイントが得ら
れていることを示している。 またORG＝４、OCT＝５の際、レジスタ
WARが４ずつ歩進していることは、第18表
に示される通り波形サンプル数64のデータを
４サンプルに１点ずつ得ることにより本来の
波形データのオクターブを２オクターブ上げ
ることができることを示している。 PCM部がある場合 PCM部がある場合のアドレス発生はPCM
部がない場合と比較してタイムスロツト(2)に
おける演算が異なり、他は同様である。 タイムスロツト(2)においてはSTR＋WAR
の演算結果が行われる。即ち： RAM７−３のレジスタSTWよりデータ
が読み出され、HCバス、SW１１、Ａバス
を介してクロツクψ3によりFA２−６のラツ
チ８−１にラツチされる。同時に、RAM７
−１のレジスタWARの値がHAバス、SW
２、Ｂバスを介してFA２−６のラツチ８−
２にラツチされる。ここで、ラツチ８−１の
出力はビツト処理回路８−１０、ラツチ８−
２の出力はビツト処理回路８−１１に入力さ
れるが双方の出力ともビツト処理を行われる
ことなくラツチ８−３、ラツチ８−４へ送ら
れ、加算器８−９にて加算される。 ここで、レジスタWARの値について考え
ると、PCM部がない場合にはレジスタWAR
には初期値として波形一周期に含まれるサン
プル数の負数が書き込まれるが、PCM部が
ある場合には、レジスタWARの初期値とし
てPCM部として用いる波形のすべてのサン
プル数の負数が書き込まれる。故に、タイム
スロツト(2)の演算結果はデータバンク１−６
における波形１のPCM部先頭アドレスから
順次ΔWARずつ増加した値となる。PCM部
終了の検出はタイムスロツト７における演算
においてWAR＋ΔWAR≧０となることを検
出して行い、PCM部終了後のアドレス発生
はPCM部がない場合と全く同じであり、ビ
ツト処理回路８−１１によるビツト処理が行
われる。 なお、楽音発生部１−５におけるアドレス
演算は16ビツトであるが、16ビツトのアドレ
ス信号では充分でない場合が当然考えられ
る。そこで、本楽音発生部１−５において
は、タブレツトデータTABの上位３ビツト
を用いてアドレス空間が拡張できるようにな
つている。Ｉ／Ｏ２−１０におけるラツチ１
０−３がアドレス空間拡張用のラツチであ
り、ラツチ１０−３にタブレツトデータ
TABの上位３ビツトがラツチされる。即
ち： 押鍵によりイニシヤルモードになると、
RAM５−４に格納されたタブレツトデータ
がMSW２−１１を介してRAM７−３のレ
ジスタTAB′に格納される。次いでノーマル
モードに入ると、RAM７−３のレジスタ
TAB′の値が読み出され、MSW２−１１を
介してＩ／Ｏ２−１０におけるラツチ１０−
３にラツチされる。このようにして内部演算
は16ビツトでありながら19ビツトのアドレス
空間をアクセスすることができる。 波形読み出し 波形読み出しはタイムスロツト(2)、(4)にて
行われたアドレスに基づいて行われる。タイ
ムスロツト(2)による演算結果はＣバス、SW
２８、HLバス、SW３０、Ｄバスを介して
Ｉ／Ｏ２−１０のラツチ１０−１にラツチさ
れる。まず、ラツチ１０−１の出力がシフタ
セレクタ１０−９、ラツチ１０−４、ビツト
処理回路１０−１０を介してラツチ１０−５
にラツチされてラツチ１０−３によるデータ
とともにデータバンク１−６を読み出し、デ
ータバンク１−６の出力がラツチ１０−８に
ラツチされる。次いで、ラツチ１０−１の出
力がシフタセレクタ１０−９にで１ビツト右
シフトされ、MSBに“１”が加えられてラ
ツチ１０−４でラツチされる。ラツチ１０−
４の出力がビツト処理回路１０−１０を介し
てラツチ１０−５にラツチされ、ラツチ１０
−３によるデータとともにデータバンク１−
６を読み出し、データバンク１−６の出力が
ラツチ１０−７にラツチされる。この時ラツ
チ１０−７の上位８ビツトにはラツチ１０−
８の出力が与えられているので、前回のデー
タバンク１−６の値とともにラツチされる。
ここで、ラツチ１０−７の下位８ビツトにラ
ツチされたデータは、データバンクの項で述
べたとおり12ビツト波形の下位４ビツト２ワ
ード分に相当する。ラツチ１０−７の出力は
セレクタ１０−１２を介してシフタ１０−１
３に与えられ、上位８ビツトは４ビツト右に
シフトされ、ラツチ１０−１の出力のLSB
＝０ならば下位８ビツトも４ビツト右シフト
され、LSB＝１ならば下位４ビツトがシフ
トされずにシフタ１０−１３より出力され
る。ここで、コントロールデータCONTに
おいてW8＝１即ち８ビツト波形の指定があ
る場合には、シフタ１０−１３は下位ビツト
を“０”にして出力する。シフタ１０−１３
の出力はノイズ回路１０−１４、ラツチ１０
−２を介してＤバスに与えられ、MSW２−
１１を介してRAM７−３のレジスタWR1に
格納される。この値が波形１の波形データで
ある。 タイムスロツト(4)によつて得られたアドレ
スについても同様の処理が行われる。ただ
し、コントロールデータCONTにおいてNA
＝00でない場合にはノイズ回路１０−１４に
おいてノイズ信号が加えられる。AN＝01の
時にはビツト９が、NA＝10の時にはビツト
10が、NA＝11の時にはビツト９及び10がノ
イズ信号におきかえられる。このようにし
て、加算器を用いずにノイズ信号を重畳して
いる。これが波形２の波形データとして
RAM７−２のレジスタWR2に格納される。 エンベロープ乗算 上記のようにして波形１、波形２の２種類
の波形データが得られたが、この波形データ
に対してエンベロープの乗算を行う。波形１
に対するエンベロープはRAM７−３のレジ
スタER1に、波形２に対するエンベロープは
RAM７−３のレジスタER2に入つている。
ここで、エンベロープについて述べると、エ
ンベロープは指数部４ビツト仮数部９ビツト
の13ビツト浮動小数点表示になつている。エ
ンベロープ乗算は各チヤンネル２回行われる
がそれぞれの動作は同様であるので、タイム
スロツト(7)〜(9)におけるWR1×ER1の演算
について説明する。 RAM７−３のレジスタER1のデータが
MSW２−１１を介してMPLY２−７のラツ
チ９−３及びラツチ９−５にラツチされる。
ここで、ラツチ９−３にはレジスタER1の下
位10ビツトが、ラツチ９−５にはレジスタ
ER1のビツト９−１２がラツチされる。次い
でRAM７−３のレジスタWR1のデータが
MSW２−１１を介してMPLY２−７のラツ
チ９−１にラツチされる。ラツチ９−３の出
力はビツト処理回路９−１２においてその
MSBが“１”にされてラツチ９−４にラツ
チされる。即ち、ラツチ９−４にはエンベロ
ープの仮定部がラツチされる。ラツチ９−１
の出力はシフタ９−１１を介してラツチ９−
２にラツチされる。この際エンコーダ９−１
０のＣ入力にはSQ信号によつて１が与えら
れており、シフタ９−１１のＣ入力には
00001が与えられる。故にシフタ９−１１は
ラツチ９−１の下位12ビツト即ちデータバン
ク１−６より読み出した波形１の波形データ
12ビツトをラツチ９−２へ送出する。乗算器
９−１６がラツチ９−２及びラツチ９−４の
データの乗算を行い、積14ビツトがラツチ９
−７にラツチされ、シフタ９−１５へ送出さ
れる。 一方、ラツチ９−５にはエンベロープの指
数部がラツチされており、ラツチ９−６を介
してデゴーダ９−１３にてデコードされ、セ
レクタ９−１４を介してシフタ９−１５に制
御信号として与えられる。故に、ラツチ９−
７の出力はエンベロープの指数部によつてシ
フトされ、ラツチ９−８にてラツチされる。
このようにして、固定小数点の波形データと
浮動小数点のエンベロープの乗算が行われ
る。ラツチ９−８の出力はＬバスよりMSW
２−１１を介してRAM７−１のレジスタ
WE1に格納される。波形２の波形データと
エンベロープの乗算も同様にして行われ
RAM７−４のレジスタWE2に格納される。 ２波混合 上記のようにして、レジスタWE1、WE2
に波形が格納された。このステツプでは
WE1とWE2の和を求める。タイムスロツト
(1)における演算がこれに相当する。 CN乗算 タイムスロツト(1)で２波混合を行うが、本
楽音発生部１−５においては、ABM２−９
及びフイルタ１−７の特性によつては音名に
応じて発生される音圧レベルが異なる場合が
ある。このための補正を行うのがCN乗算で
ある。ここでは補正の為の係数としてノート
係数CNをそのまま用いている。タイムスロ
ツト(1)におけるWE2＋WE1の演算結果が、
ＣバスよりSW２８、HLバス、SW２９、Ｌ
バスを介してMPLY２−７のラツチ９−１
にラツチされる。一方メモリ２−５のROM
７−５よりノートデータNDに応じてノート
係数CNが読み出され、HDバス、SW２４、
Ｌバスを介してMPLY２−７のラツチ９−
３にラツチされる。 ここで、WE1＋WE2は16ビツトのデータ
であるが乗算器９−１６のＡ入力は12ビツト
であるのでMPLY２−７では次のような処
理を行つている。即ち、ラツチ９−１の上位
５ビツトがエンコーダ９−１０に入力され、
エンコーダ９−１０が第９表に示すとおりの
データをＡ、Ｂ両端子より出力する。つま
り、ラツチ９−１におけるデータが実質何ビ
ツトであるかを求め、この結果に応じてシフ
タ９−１１によつてラツチ９−１より12ビツ
トをとり出す。例えば、ラツチ９−１の値が
3A26₁₆の場合は、このデータは実質15ビツ
トのデータであるのでシフタ９−１１はラツ
チ９−１のビツト14以下の12ビツトをとり出
し、シフタ９−１１の出力は744₁₆となる。
このようにしてWE2＋WE1の実質の部分と
ノート係数との乗算を行い、シフタ９−１５
によつて元のビツト数にもどし、ラツチ９−
９でラツチする。 以上のようにして少ないビツト数の乗算器
を用いて大きなビツト数のデータの乗算を行
つている。このようにして得られた値を
DAC２−８へ出力し、ABM２−９で所定の
周期に補正されて楽音信号として出力され
る。 ところで、本楽音発生部１−５において
は、先に述べたようにマイコンの指示により
第１表のフラグVOLにより、CN乗算を
VLD乗算に切換えることができる。即ち、
ロングシーケンスにおいて、RAM５−６の
レジスタVLD8ビツトが、MSW２−１１を
介してRAM７−４のレジスタLVD′に送ら
れる。送出の際にMSW２−１１においてビ
ツトシフトがなされ、８ビツトのデータを２
ビツト左シフトし更に下位２ビツトに“０”
を追加し、10ビツトのデータに変換される。
このことによりVLDのビツト数はCNのビツ
ト数と同一となる。WE2＋WE1の値にROM
７−５の値を掛けるか、レジスタVLD′の値
を掛け合わせるかは第１表におけるフラグ
VOLで決まり、VOL＝０ならばROM７−
５がHDバスにデータを送出し、VOL＝１な
らばRAM７−４がHDバスにデータを送出
する。 上記のように構成することにより、マイコ
ン１−４によつて楽音発生部１−５の出力す
る楽音信号のレベルを変えることが可能とな
り、第１表のVLDの値を順次変えることに
より振幅変調をかけることが可能となる。 鍵盤を押下する速さと圧力の少なくとも一
方に基づきVLDを作成すると、タツチレス
ポンス機能が実現する。 タツチレスポンス機能とは鍵盤の操作の速
さ・強さ等によつて音量・音色等が変化する
ことである。例えばピアノは、強く打鍵する
と音量が大きいだけでなく音色も華やかなも
のになり、弱く打鍵すると音量が小さいだけ
でなく音色もこもつたものとなる。打鍵の強
さに応じて音量も音色も自在に変化するが、
ピアノの場合は打鍵の後、鍵盤を押す強さを
変化させても、減衰しつつある音質には変化
を加えることができない。このようにピアノ
は打鍵の強さのみがタツチレスポンス機能と
なつていて、このような機能を特にイニシヤ
ルタツチコントロールと呼ぶ。一般に打楽器
がこれに属する。 一方、トランペツトは息の強さにより持続
している音質をも変化することができるの
で、この音を模倣して電子楽器の鍵盤操作で
演奏する場合も、押鍵によりトランペツト音
を発生中に押鍵の強さも増減することで音
量・音色に変化を与えることが必要となる。
このような機能を特にアフタータツチコント
ロールと呼ぶ。一般に、弦楽器と管楽器がこ
れに属する。 本発明の実施例では先に述べたように、
VOLフラグによりVLD乗算を行うことによ
り、各チヤンネル独立に音量を制御すること
ができる。 応用例として、打鍵の強さを計測して、強
さに応じてVLDの値を作成してマイコンか
ら転送することにより、打鍵毎に転送された
異なるVLDに応じて各音の音量が変化する
ことになる。 マイコンがVLDを転送する際、VLDの値
に応じてタブレツトデータを切換えて転送す
ると、本実施例の楽音発生部はVLDの値に
応じて音量と共に音色をも変化させられるこ
とは、先に掲げた機能説明で明らかである。 この音色の切換について、VLDが８ビツ
トの例で説明する。 第23表に、VLDの値の範囲と、それに対
応する強弱名とタブレツト名の一例を示す。 VLDが１ビツト小さくなる毎に、音量は
１／２つまり6dB小さくなり、これを楽音用語
の強弱名の各々に割当ててある。またffの強
さには華やかな音色が必要なので高調波の豊
富な波形データをタブレツト０に割当て、
mpより小さい音量ではこもつた音色が必要
なので正弦波に近い波形データをタブレツト
３に割当てるように、複数種類の波形データ
をデータバンクに準備しておく。 このようにすると、打鍵の強さによつて
VLDの数値範囲で音色が４通り切換えられ
ると同時に８ビツトのVLDに応じて256通り
の音量が指定できる。 以上はイニシヤルタツチコントロールであ
つたが、同様に打鍵後の押鍵圧の大小に応じ
て、刻々と変化するVLDと、VLDの値に応
じて刻々と変化するタブレツトデータとをマ
イコンが送出すると、本実施例の楽音発生部
は打鍵後の押鍵圧の変化に応じて刻々と、音
色の音量とを変化させることができる。 以上がアフタータツチコントロールである。 (4) エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発
生方法は次の３ステツプに分けられる。即ち、 アドレス発生 エンベロープデータの読み出し エンベロープ計算 以下各ステツプを詳しく説明する。 アドレス発生 押鍵によるイニシヤル設定にて、ヘツダデ
ータのSTE（エンベロープデータE1′のスタ
ートアドレス）、ΔSTE（エンベロープデータ
E1′のワード数）に基づいてレジスタEAR1、
EAR2、TR1、TR2、ΔT1、ΔT2が初期設
定されている。これらのデータをもとにアド
レスの演算が行われる。アドレスの演算は演
算頻度が少なくてもよいので演算シーケンス
のロングシーケンスにて行つている。更に、
ロングシーケンスの奇数回目でエンベロープ
データE1′のアドレス演算を、偶数回目でエ
ンベロープデータE2′のアドレス演算を行つ
ている。 奇数回目のロングシーケンスにおいて、タ
イムスロツト（13）で ΔT1＋TR1→TR1 ……（４−１） タイムスロツト（15）で ΔEAR1＋EAR1＋Ci→EAR1
……（４−２） の演算が行われEAR1の値を用いてデータバ
ンク１−６の読み出しを行う。タイムスロツ
ト（15）のCiはタイムスロツト（13）にて行
われるΔT1の累算によつて生じたオーバー
フローに当る。ここで演算（４−１）を詳し
く説明する。 先ず、RAM７−２のレジスタΔT1の値が
HBバス、MSW２−１１を介してFA２−６
のラツチ８−１にラツチされる。同時に、
RAM７−３のレジスタTR1の値がHCバス、
MSW２−１１を介してFA２−６のラツチ
８−２にラツチされる。ラツチ８−１の出力
はビツト処理回路８−１０によつてビツト３
が強制的に“０”にされ（ビツト３を“０”
による理由は後で述べる。）、ラツチ８−３で
ラツチされる。ラツチ８−２の出力はビツト
処理回路８−１１を介してラツチ８−４でラ
ツチされる。ここでビツト処理回路８−１１
においてはビツトの変換等の処理は施されな
い。ラツチ８−３及びラツチ８−４の出力を
加算器８−９にて、加算し、ラツチ８−７、
ラツチ８−８を介してＣバスに与え、MSW
２−１１を介してRAM７−３のレジスタ
TR1に加算結果を格納する。ここで加算結
果にオーバーフローが生じた場合は、加算器
８−９のCoより“１”が出力される。この
出力をラツチ８−６にてラツチし、タイムス
ロツト15の演算の際に使用する。但し、これ
は波形データにPCM部がない場合について
であり、波形データにPCM部がある場合
（フラグPCM＝１）にはPCM部を読み終え
るまでレジスタTR1に対し演算結果として
強制的に“０”が入力される。故にΔT1の
累算によるオーバーフローが生じることがな
い為PCMを読み終えるまではEAR1の値が
更新されることはない。 ΔT1はイニシヤル処理の項で述べたとお
り第13表におけるＣ＝０時のＤ出力の値であ
り、レジスタTR1は16ビツトのレジスタで
あるので、例えばΔT1＝4000₁₆であれば演算
（４−１）は４回行われるとレジスタTR1は
オーバーフローし、演算（４−２）のCi＝１
となりアドレスの更新が行われる。ここで、
演算（４−１）、（４−２）はロングシーケン
スの２回に１回行われる。第１図ハで示すと
おり、同じチヤンネルのロングシーケンスは
388タイムスロツトの周期、即ち１タイムス
ロツトは250nsであるので97μsの周期に現わ
れる。故に演算（４−１）、（４−２）は
194μs毎に行われ、ΔT1＝4000₁₆である場合
には776μsでアドレスの更新が行われること
になる。 ところで、エンベロープデータは２バイト
で構成されているので、アドレスの更新の際
は２ずつ更新されなければならない。タイム
スロツト（15）においては次のようにしてア
ドレスの更新を行つている。 先ず、ΔEAR1はΔT1によつて定まる値で
あり、ΔT1≠0008₁₆の時にはΔEAR1＝
0000₁₆であり、ΔT1＝0008₁₆の時には
ΔEAR1＝FFEB₁₆＝−21₁₀である。この操作
はMSW２−１１におけるSW３１にて行わ
れる。SW３１は第１１図リに示すようにな
つており、ΔT1のビツト３の値を示すフラ
グT0によつて制御している。今仮にΔT1≠
0008₁₆とすると、SW３１によりＡバスに
0000₁₆が、RAM７−１のレジスタEAR1よ
りHAバス、MSW２−１１のSW２を介して
ＢバスにEAR1の値が与えられる。これらの
値がFA２−６のラツチ８−１、ラツチ８−
２にラツチされる。ラツチ８−１の出力はビ
ツト処理回路８−１０を介してラツチ８−３
へ送られる。ここで、ビツト処理回路８−１
０ではデータの変換は行われないようになつ
ている。同時に、ラツチ８−２の出力はビツ
ト処理回路８−１１に与えられ、データの
LSBが強制的に“１”にされてラツチ８−
４へ送られる。即ちビツト処理回路８−１１
にて予め１が加えられる。また、先に述べた
ラツチ８−６に格納されている演算（４−
１）によるオーバーフローがラツチ８−５に
ラツチされる。故にラツチ８−３、ラツチ８
−４及びラツチ８−５の値の加算を行うと、
ラツチ８−５の値が“１”であればEAR1の
値に“２”が加えられることになる。一方、
ラツチ８−５の値が“０”の場合はEAR1の
値は１増加されたままとなるが、イニシヤル
処理の項で述べたように、Ｉ／Ｏ２−１０に
おいてLSBに強制的に“０”、“１”を与え
るので不都合は生じない。 ところでΔT1＝0008₁₆の場合には、
ΔEAR1がFFEB₁₆（−21₁₀）となる。故に
EAR1の値から21₁₀引かれることになり、10
ワード前のエンベロープデータが読まれるこ
とになる。これにより、エンベロープデータ
のアドレスがループすることになり、マンド
リンのようなくり返しエンベロープを発生す
ることができる。先に演算（４−１）にて、
ビツト処理回路８−１０にてビツト３を
“０”にすると述べたが、その理由はビツト
３がΔEAR1＝FFEB₁₆とするビツトであり、
この演算を行う際にレジスタTR1に0008₁₆を
加えないようにする為である。 ロングシーケンスの偶数回目における
ΔT2、TR2、ΔEAR2、EAR2の演算も同様
にして行われる。 なお、EAR1、EAR2に関する演算は全く
独立に行われる為、波形１、波形２に対して
全く異なつたエンベロープ信号を発生させる
ことができるのは言うまでもない。また、
EAR1又はEAR2のくり返しについてもくり
返しの周期を異ならしめることが容易である
ので種々の効果を得ることができる。 エンベロープデータの読み出し エンベロープデータの読み出しはロングシー
ケンスにおいて行い、偶数回目に波形１のエン
ベロープデータを、奇数回目に波形２のエンベ
ロープデータの読み出しを行う。 レジスタEAR1、EAR2の値に基づいて行う
エンベロープデータの読み出し方についてはイ
ニシヤル処理の項で述べたものと全く同じであ
り、Ｉ／Ｏ２−１０にてデータバンク１−６よ
り読みとつたデータのフオーマツト変換を行い
ながらレジスタΔT1、ΔT2、ΔZ1、Δ2、ΔE1、
ΔE2に格納していく。 エンベロープ計算 エンベロープデータの読み出しにより、
ΔZ1、ΔZ2、ΔE1、Δ2にデータが格納されて
おり、またイニシヤル処理によりER1、
ER2、ZR1、ZR2に初期値が与えられてい
る。これらの値に応じてエンベロープ計算を
行う。 エンベロープ計算の基本は加算部のタイム
スロツト(3)、(5)、(6)、(8)である。タイムスロ
ツト(3)、(5)によつて波形１のエンベロープを
計算し、タイムスロツト(6)、(8)によつて波形
２のエンベロープを計算する。ここで、タイ
ムスロツト(5)、(8)のCiはタイムスロツト(3)、
(6)による演算で生じたオーバーフローである
が、タイムスロツト(3)、(6)にて生じたオーバ
ーフローがどのようにしてタイムスロツト
(5)、(8)で加えられるかについては、アドレス
発生のタイムスロツト（13）、（15）で述べた
ものと同様である。このようにして得られた
ER1、ER2の値がエンベロープデータであ
る。 なお、“(3)波形発生方法”の“エンベロ
ープ乗算”の項で述べたとおり、ER1、ER2
とも13ビツトのデータで上位４ビツトが指数
部、下位９ビツトが仮数部となつている。故
に本楽音発生部１−５にて得られるエンベロ
ープは次に示される形となる。 エンベロープ１＝1.（ER1の下位９ビツト）×2
^(ER1の上位⁴ビツト⁾ エンベロープ２＝1.（ER2の下位９ビツト）×2
^(ER2の上位⁴ビツト⁾ このように示されるため、エンベロープの
レベルとは無関係に常に９ビツトの分解能を
有することになる。 ところで、エンベロープ計算は各種モード
によつて異なる。各種モードとは、 (1) 波形がPCMを有する場合と有しない場
合。（PCM＝１／０） (2) ピアノ型エンベロープの場合とオルガン
型エンベロープの場合。（Ｐ／Ｏ＝１／０） (3) ダンパフラグをオンした場合とオフした
場合。（DMP＝１／０） の３種である。以下個々の場合について説明
する。 PCM＝０かつＰ／Ｏ＝０ 初期設定はER1、ER2、ZR1、ZR2とも
“０”であり、鍵が押圧されている時はレジ
スタΔE1、ΔE2、ΔZ1、ΔZ2の値に従つてエ
ンベロープの演算を行う。鍵が離されると、
タイムスロツト(3)、(5)、(6)、(8)のΔZ1、
ΔE1、ΔZ2、ΔE2の値としてUCIF２−３の
信号処理器５−６よりリリースデータが発生
され、レジスタΔZ1、ΔE1、ΔZ2、ΔE2の値
のかわりに用いられる。 なお、このモードにおいてはダンパフラグ
DMPによつて演算は何ら影響はされない。 PCM＝０かつＰ／Ｏ＝１ 初期設定はER1、ER2、ZR1、ZR2とも
“０”であり、鍵が押圧されている時はレジ
スタΔE1、ΔE2、ΔZ1、ΔZ2の値に従つてエ
ンベロープの演算を行う。鍵が離されると、
ダンパフラグDMP＝１の場合は引き続きレ
ジスタΔE1、ΔE2、ΔZ1、ΔZ2の値に従つて
エンベロープの演算を行い、ダンパフラグ
DMP＝０の時はPCM＝０かつＰ／Ｏ＝０の
場合と同じである。 PCM＝１かつＰ／Ｏ＝０ 初期設定は、EA1＝1FFF₁₆、ER2＝０、
ZR1＝０、ZR2＝０であるる。鍵が押圧され
ており、波形１がPCM部を読み出している
時は初期値が保持され、PCM部を読み終え
ると、レジスタΔE1、ΔE2、ΔZ1、ΔZ2の値
に従つてエンベロープの演算を行う。鍵が離
されると、波形１がPCM部を読み出してい
るいないに関係なくUCIF２−３の信号処理
器５−６によるリリースデータに基づいて演
算が行われる。即ちPCM＝０かつＰ／Ｏ＝
０の場合に帰着する。 なお、このモードにおいてはダンパフラグ
DMPによつて演算は何ら影響を受けない。 PCM＝１かつＰ／Ｏ＝１ 初期設定は、ER1＝1FFF₁₆、ER2＝０、
ZR1＝０、ZR2＝０である。ダンパフラグ
DMP＝０の場合は、１度鍵が押圧されると
離鍵のタイミングには無関係に演算が行われ
る。即ち、波形１がPCM部を読み出してい
る時にはレジスタER1、ER2、ZR1、ZR2は
初期値が保持され、PCM部を読み終えると
レジスタΔE1、ΔE2、ΔZ1、ΔZ2の値に従つ
て演算が演始される。ダンパフラグDMP＝
１の場合は、PCM＝１かつＰ／Ｏ＝０の場
合と全く同じである。 以上述べたように、種々のモードに応じて自由
にエンベロープ信号を発生することができる。ま
た、ΔE1、ΔZ1とΔE2、ΔZ2は全く独立に設定で
き、そのデータはアドレス発生の項にて明らかな
とおりΔT1、ΔT2によつて定まる時間で更新さ
れるので前述の２種類の波形データと相俟つて
種々の楽音が発生できる。 （発明の効果） 本発明は、エンベロープとして第１、第２の２
個のデータを持つようにし、第２のデータのみ用
いて波形データに対して乗算を行なうようにした
ので、これにより、非常に緩やかに変化するエン
ベロープ信号が得られ、しかも乗算器も小型のも
ので済むという格別の効果を発揮したものであ
る。

【表】

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Claims (1)

1. 【特許請求の範囲】 １ 演奏操作部の送出する演奏情報に基づいて、
   データバンクより所定の波形データと所定のエン
   ベロープデータを読み出す手段と、 該エンベロープデータに基づいてエンベロープ
   を作成するエンベロープ発生器と、 前記エンベロープと前記波形データを乗算して
   楽音信号を作成する楽音発生部を有し、且つ、 前記エンベロープ発生器が、第１のデータと第
   ２のデータを有し、前記エンベロープデータに基
   づいて発生される値との加減算を上記第１のデー
   タと上記第２のデータの少なくとも一方に対して
   行い、上記第１のデータがオーバーフローした際
   に上記第２のデータに対して所定の値を加算する
   ようにし、上記第２のデータをエンベロープとし
   て用いることを特徴とする電子楽器。