JPH03204727A

JPH03204727A - 割込み制御回路

Info

Publication number: JPH03204727A
Application number: JP47590A
Authority: JP
Inventors: Isao Azuma; 勲東; Masamitsu Kobayashi; 正光小林; Hideo Shinpo; 英男新保
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1990-01-08
Filing date: 1990-01-08
Publication date: 1991-09-06
Anticipated expiration: 2016-01-22
Also published as: JP3126130B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、コンピュータシステムにおける中央処理装置
（以下、ＣＰＵと記載；　Ｃｅｎｔｒａｌ　　Ｐｒｏｃ
ｅｓｓｉｎｇ　　Ｕｎｉｔ）への、割込み要求信号の制
御に係り、特に、複数の割込み要求元からの割込み要求
を、グループ化して割込み処理部に供給する割込み制御
回路に関するものである。

〔従来の技術〕

ＣＰＵにより制御処理を行う時、必ず外部の信号により
、処理先の変更などを行う必要が生じてくる。このよう
な、外部の信号により、処理の流れを変える方法の１つ
に割込み処理がある。

割込みによる処理先変更の手法は、マルチタスク処理や
、人出力バッファリング等の、様々な処理を可能にして
いる。

割込み処理とは、ＣＰＵが、現在行っている処理を一時
的に中止して、別の処理を行うことである。ＣＰＵは、
一般に、マシン・サイクル中の一命令処理終了か、また
は、命令フェッチ・サイクルの前に、毎回、割込み信号
が入っているかどうかをチエツクする。入っていなけれ
ば、そのまま処理を続行するが、入っていれば、その次
の処理を中止して、割込み処理ルーチンへの分岐のため
の処理を開始する。割込み処理が終了すると、中断され
ていた元の処理ルーチンに戻る。

このような、割込み処理を発生させる要因には多数あり
、それらが割込み要求を発生させるタイミングも様々で
ある。ＣＰＵを用いたシステムでは、このような状況に
対応できるようなハードウェアやソフトウェア構成を取
っている。その処理方法のポイントとして、各要因につ
いて、その信号発生から、その割込み処理が終了するま
での許容時間に基づく優先順位の決定がある。この優先
順位の決定を間違えると、処理の空き時間等が発生して
、ＣＰＵの処理性能の低下を招く。

さらに、割込み処理の発生の原因としては、計算機自体
の異常現象、プログラムに起因するもの、そして、周辺
装置等の外部の原因によるものがある。

計算機自体の異常現象には、電源断や、パリティ検査、
外部からの異常通報、制御系の検査等があり、割込みの
緊急度が一番高い。また、プログラムによるものでは、
演算結果のオーバーフローや、計算機に実装されていな
い部分の記憶装置を指定したとき、定義されていない命
令形を使ったときなどがある。そして、周辺または外部
からの原因には、周辺装置の使用準備完了やデータ処理
完了、通信回線、計器や機械類、その他、各種のオンラ
イン端末装置などがある。

これら各種の原因には、緊急度の強さと、処理プログラ
ムの共通性などにより、グループに分類される。多くの
原因が、同時に発生した場合には、受は付ける順位、す
なわち優先順位が、上述の許容時間等に基づき、予め決
められており、それに従って受は付けられる。

この優先順位には、プログラムで自由に設定可能なもの
、または、機械的に、予め固定されているものなどがあ
る。

以上述べた割込み処理機能は、ＣＰＵ、すなわち、計算
機の使用効率をあげるための手段である以上に、質的変
化をもたらしており、計算機の能力を示す大きな要因の
一つとなっている。

尚、これらＣＰＵの割込み処理機能に関しては、林善雌
、常田晴弘共著「マイコン・システム設計ノウハウＪ（
ＣＱ出版社発行）のＰＰ、５７〜６３、および、池田敏
雄著「電子計算機概論」　（オーム社発行）のＰＰ、４
３〜４６に記載されている。

以下、割込み処理の優先順位を効率良く制御するための
従来技術を述べる。

従来技術において、この優先順位を設定するものには、
例えば、特願昭６２−００７３１５号の明細書および図
面に記載されたものがある。

すなわち、複数の割込み要求元からの割込み要求を、割
込みグループ番号と同数のアドレスからなる変換表に従
って、割込みグループに変換する回路である。

第６図は、従来技術における交換衣を示す説明図である
。

従来技術における複数の割込み要求元からの割込み要求
を、割込みグループに振り分けるための変換表を示す説
明図である。

割込みグループ番号（ＩＧ、〜ＩＧｍ）６１に対応する
アドレス（ＡＤ、　〜ＡＤｍ）６２を「行」に、そして
、割込み要求信号（ＩＲ，〜ＩＲｎ）６３に対応するデ
ータのビット（Ｄ、〜Ｄｎ）６４を「列」に持つマトリ
クス上の複数（ｍＸｎ）個のピットレジスタ６５から構
成される。

このように、従来の割込み制御回路では、複数の割込み
要求元からの割込み要求を、割込みグループ番号と同数
のアドレスからなる変換表に従って、割込みグループに
変換する。

マトリクス上のピットレジスタ６５の各列には、１つだ
けセットされている行があり、他の行は、リセットされ
ている。

例えば、割込み要求信号ＩＲ，を、割込みグループＩＧ
、に分類する場合には、第０番目のビットが「１」で、
他のビットが「ＯＪのｎビットからなるデータを、割込
みグループ番号６１におけるＩＧ、に対応するアドレス
ＡＤ、に送出して設定する。同様にして、割込み要求信
号ＩＲ，を、割込みグループ番号６１におけるＩＣ，に
対応するアドレスＡＤ、に送出して設定する。さらに、
割込み要求信号ＩＲｎを、割込みグループ番号６１のＩ
Ｇ、に対応するアドレスＡＤ、に送出して設定する。

このようにすると、マトリクス上の（ｍ　Ｘ　ｎ　）［
１からなるビットレジスタ６５の第１列（Ｄｌ）と第ｎ
列（Ｄｎ）は、共に、第０行がセットされ、他の行は、
リセットされている。また、ピットレジスタ６５の第０
列（Ｄ、）は、第１行がセットされ、他の行は、リセッ
トされている。

この状態で、割込み要求信号が入力された場合には、マ
トリクス上のピットレジスタ６５の対応する列要素を各
行毎に調べ、セットされている行の行番号を出力する。

例えば、割込み要求信号ＩＲ，が入力された場合には、
グループ番号６１がＩＧ、の行が選択され、ＣＰＵに出
力される。

また、優先順位等の変更に伴い、割込み要求信号のグル
ープを変更するために、ピットレジスタ６５を書き換え
る場合には、マトリクス上のピットレジスタ６５の、こ
の行に出力したデータをそのまま設定することにより行
なわれる。

例えば、割込み要求信号ＩＲ，を、割込みグループＩＧ
、から、割込みグループＩＧｍに変更する場合には、ア
ドレスＡＤｍに「０１００・・・ｎ」のデータを設定す
れば良い。

この変換表によれば、一般に、割込みグループ数（ｍ）
は、割込み要求数（ｎ）より少ないため、割込み要求毎
にレジスタを設定する場合と比べて、ソフトウェアイン
タフェース上のレジスタ総数が減少し、以下の利点があ
る。

（ａ）初期設定などで、割込み要求信号が属する割込み
グループ番号を設定する時間を短縮することが出来る。

（ｂ）所定の割込みグループの要因を、全て知りたい場
合には、該当するグループの変換表レジスタを調べるだ
けで良い。

〔発明が解決しようとする課題〕

しかしながら、特願昭６２−００７３１５号の明細書お
よび図面に記載された、従来のマトリクス上のピットレ
ジスタを用いて、割込み制御を行なう場合には、以下の
問題点があった。

（イ）同一列内には、ただ１つのビットのみがセットさ
れ、他の行は、リセットされているにもかかわらず、行
と列の全組み合わせ、すなわち、割込みグループと割込
み要求信号の全組み合わせに対するピットレジスタが必
要となる。第６図の例では、ｍＸｎ個のピットレジスタ
が必要である。

特に、割込み要求信号、あるいは、割込みグループ数が
多い場合には、必要となるビットレジスタ数が増加して
、回路規模が急増する。

（ロ）マトリクス上のレジスタの各行は、独立にセット
、あるいは、リセット可能であるから、変換表を変更す
る場合には、二重登録を防止するため、１度レジスタの
状態を読み出して、再度書き込みを行なう。あるいは、
セットされる荷重外をリセットする回路を追加すること
などが必要となり、その分、手順が複雑にな番ハさらに
、回路規模が増加する等の問題があった。

本発明の目的は、これら従来技術の課題を解決し、必要
なピットレジスタの総数を減らしてコストを削減し、か
つ、特別な手順や回路を必要とせず、効率良く、二重登
録を防止することが可能な割込み制御回路を提供するこ
とである。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の割込み制御回路は、
割込みグループ番号に対応するアドレスを割込みグルー
プ番号のエンコード情報に変換するアドレス変換ゲート
と、このアドレス変換ゲートからのエンコード情報を、
割込み要求信号元に対応するデータに基づき格納する書
き換え可能なレジスタ、そして、割込み要求信号の入力
時には、入力された割込み信号に基づき、当該するエン
コ−ドレシスタを選択して、このエンコードレジスタに
格納されたエンコード情報を割込みグループ番号として
出力する出力選択部を設けたことを特徴とする。

［作用］本発明において、割込み要求信号の登録時には、割込み
要求元を表すデータの各ビットと書き込み信号とにより
、登録する割込み要求元に対応するエンコードレジスタ
のみを書き込み可能な状態とする。

アドレス変換回路は、割込みグループを指定するアドレ
ス情報から、エンコードレジスタ用の情報に変換する。

そして、書き込み可能な状態となったエンコードレジス
タは、アドレス変換回路からのエンコード情報を格納す
る。

割込み信号の入力時には、出力選択部は、この入力信号
に対応するエンコードレジスタを選択し、このエンコー
ドレジスタに格納されたエンコード情報を、割込みグル
ープ番号として出力する。

このようにして、従来の変換表のソフトウェアインタフ
ェースを変更せず、従来のマトリクス状のビットレジス
タの代わりに、割込み要求信号に対応し、各々割込みグ
ループ番号をエンコードした情報を格納するエンコード
レジスタを用いることにより、少ないレジスタ数で割込
み要求信号のグループ分けを実現することが出来る。

〔実施例〕

以下本発明の実施例を、図面により詳細に説明する。

第１図は本発明を施した割込み制御回路の第１の実施例
を示すブロック図である。

書き込み信号（ＷＥ）と、１０ビツトからなるデータの
第Ｏビット（Ｄ、）、第１ビツト（Ｄｌ）、・・、第９
ビツト（Ｄ、）等との、それぞれの論理積を取るＡＮＤ
ゲート１００，１０１、・・・１０９と、変換表アドレ
スの各ビット（Ａ、、Ａ１、Ａ、）を、割込みグループ
番号（ＩＧ、、ＩＧ、、・・Ｉ　Ｇ、）のエンコード情
報に変換するアドレス変換ゲート１５０と、変換表アド
レスのビット数（本実施例では、３ビツト）と同数で、
フリップフロップ等からなるピットレジスタ（Ｒ，、）
　１１００、（Ｒ，、）　　１１０１、　（Ｒ，、）　
１１０２を有するエンコードレジスタ（Ｒ，）１１０、
同様に、ピットレジスタ（Ｒ，、）　１１１０、（Ｒ，
、）１１１１、（Ｒ，、）１１１２を有するエンコード
レジスタ（Ｒお）１１１、・・・ピットレジスタ（Ｒ，
、）　　１１９０、（Ｒ，）１１９１、（Ｒ，、）　１
１９２を有するエンコードレジスタ（Ｒ，）　　ｌ　ｌ
　９、そして、それぞれのエンコードレジスタ１１０，
１１１．　　・・・１１９の各々３個からなるエンコー
ド情報を、６種類の情報（割込みグループ番号）にデコ
ードするデコーダ（ＤＣ，）　１２０、（ＤＣ，）　ｌ
　２１、・・・（ＤＣ，）１２９、さらに、これらのデ
コーダからの出力の論理和演算を行う６個のＯＲゲート
１３０．１３１、・・・１３５と、それぞれの出力端子
１４０，１４１、・・・１４５から構成されている。

このデコーダ１２０，１２１．　　・・・１２９、と、
ＯＲゲート１３０，１３１．　　・・・１３５により、
本実施例における、エンコード情報の選択、出力を行な
う出力選択部を構成している。

アドレス変換ゲート１５０は、割込みグループ番号（Ｉ
　Ｇ、、ＩＧ、　　・・・ＩＧ、）のエンコード情報に
変換するものであるが、アドレスの一部のフィールドを
、割込みグループ番号のエンコード情報と一致させ、ア
ドレスの一部のフィールドを、割込みグループ番号のエ
ンコード情報として切り出すことも含まれる。

本回路は、１０個の割込み要求信号（ＩＲ，、ＩＲ，、
・・・Ｉ　Ｒ，）を、次に述べる第２図の変換表に従っ
て、各々６個の割込みグループ（ＩＧ、、ＩＧ、、・・
・Ｉ　Ｏ６）の１つに分類する回路である。

第２図は、第１図における割込み制御回路に用いられる
変換表を示す説明図である。

データの各ビット（Ｄ、〜Ｄ、）２１で表される割込み
要求元からの割込み要求信号（ＩＲ，〜Ｉ　Ｒ，）２２
は、それぞれ対応する割込みグループ（ＩＧ。

〜Ｉ　Ｇ、）２３に分けられている。

ここで、この変換表は、上述したように、ソフトウェア
インタフェース上で、割込みグループ番号に対応した６
個のアドレスと、割込み要求信号に対応した１０ビツト
のデータからなるものとする。

この変換表に基づき、さらに、第１図における割込み制
御回路による動作を説明する。

木簡１の実施例では、回路上の変換表として、割込み要
求信号に対して、それぞれ、エンコードレジスタ１１０
，１１１．　　・・・１１９を有し、さらに、エンコー
ド情報をデコードするデコーダ１２０．１２１、・・・
１２９を有する。

各ピットレジスタ１１００．１】１０．１１９０は、そ
れぞれ、エンコードレジスタ１１０、】１１．１１９の
第Ｏビットを表している。ピットレジスタ１１０１．１
１１１．１１９１は、それぞれ、エンコードレジスタ１
１０．１１１．１１９の第１ビツトを表し、ピットレジ
スタ１１０２．１１１２．１１９２は、それぞれ、エン
コードレジスタ１１０．１］１，１１９の第２ビツトを
表している。

さらに、各ピットレジスタ１１００−１１９２は、以下
の真理値表に示す特性を持っており、Ｇ端子にｒｌＪが
入力されたとき、Ｄ端子がらの入力をラッチし、Ｇ端子
がｒＱＪの場合には、出力を保持する。

［注〕＊　　　　：０または１Ｑｎ−１：前の出力を保持する各エンコードレジスタの第Ｏビット１１００．１１１０
．１１９０のＤ端子には、アドレス変換ゲート１５０に
よりアドレスを変換した割込みグループ番号の第Ｏビッ
ト（Ａ、）が入力され、同様に、各エンコードレジスタ
の第１ビツトのＤ端子には、割込みグループ番号の第１
ビツト（Ａ１）が、各レジスタの第２ビツトのＤ端子に
は、割込みグループ番号の第２ビツト（Ａ、）が入力さ
れている。

また、エンコードレジスタ１１０の各ピットレジスタの
Ｇ端子には、ＡＮＤゲート１００、から、データの第Ｏ
ビット（Ｄ、）と書き込み指定信号（ＷＥ）の論理積演
算の結果が入力される。以下、同様に、エンコードレジ
スタ１１９のＧ端子には、ＡＮＤゲート１０９から、デ
ータの第９ビツト（Ｄ、）と畜き込み指定信号（Ｗ　Ｅ
　）の論理積演算の結果が入力される。

また、デコーダ１２０，１２１、・・・１２９の入力端
子には、それぞれ、対応するエンコードレジスタ１１０
，１１１、・・・１１９の出力信号が入力されており、
各デコーダのイネーブル端子（ＥＮ）には、それぞれ、
対応する割込み要求信号（ＩＲ，、ＩＲ，、・・・Ｉ　
Ｒ，）が入力される。

割込みグループＩＧ、に対応する各デコーダからの出力
信号Ｉ　Ｇ、、、ＩＧｏ、・・・Ｉ　Ｇ、、は。

ＯＲゲート１３０で論理和演算が行われ、割込みグルー
プＩＧ。の処理要求信号として、ＩＧ。の出力端子１４
０に出力される。

以下同様に、割込みグループＩＧ、に対応する各デコー
ダ１２０，１２１、・・・１２９がらの各出力信号Ｉ　
Ｇ、、、Ｉ　Ｇ、、、・・・ＩＧ、、は、ＯＲゲート１
３５で論理和演算が行われ、割込みグループＩＧ、の処
理要求信号としてＩＣ，の出力端子１４５に出力される
。

いま、ある変換表のアドレスが入力され、書き込み指定
信号（ＷＥ）がｒＩ」になると、データで「ｌ」が指定
された割込み要求番号のピットレジスタのＧ端子が「１
」となり、アドレスから変換された割込みグループ番号
が、エンコードレジスタにラッチされる。しかし、デー
タで、「０」が指定された割込み要求番号のエンコード
レジスタは、値を変化させない。このようにして、エン
コードレジスタに、割込みグループ番号を表すエンコー
ド情報が登録される。

尚、ＡＮＤゲートｌｏｏ、１０１、・−弓０９は、書き
込み指定信号（ＷＥ）と、割込み要求信号に対応したビ
ットからなるデータとの論理積演算を行ない、割込みグ
ループ番号を表すエンコード情報を登録すべき、適切な
エンコードレジスタを指定するためのものである。その
ため、書き込み指定信号（ＷＥ）とデータとに基づき、
適切なエンコードレジスタを指定することが出来るもの
であれば、ＡＮＤゲートに限るものではない。例えば、
レジスタの特性が、入力ｒＱＪでデータを取り込む場合
には、ＯＲゲートを用いる。

次に、ある割込み要求信号（ＩＲ）がｒｌＪになると、
対応するデコーダが有効状態となり、該当するエンコー
ド情報をデコードして、割込みグループ番号に対応する
６個のデコーダ出力信号のうち、１個を「１」にする。

この出力信号は、ＯＲゲートに入力され、この割込みグ
ループ信号ＩＧをｒｌＪにする。このようにして、割込
みグループ番号を出力する。

以下、さらに、具体的に説明する。

まず、第２図の変換表における割込み要求元２２の内の
割込み要求信号（Ｉ　Ｒ，）を、第１図における割込み
制御回路を用いて、割込みグループ（ＩＧ、）に分類す
る場合に関して説明する。

アドレスはｒｏｏｌ」（＝ｔ）が入力され、書き込み指
定信号（ＷＥ）が「１」になる。割込み要求信号（Ｉ　
Ｒ，）の要求元を表すデータの入力端子はＤｌであり、
この時、入力されるデータは、「０１ｏＯ００００００
」となる。

入力されたアドレスは、アドレス変換ゲート１５０を介
して、各エンコードレジスタの、それぞれのピットレジ
スタのＤ端子に入力される。ここでは、アドレスはｒｏ
ｏｌＪであり、各エンコードレジスタの第１ビツトレジ
スタが「１」、第１ビツトレジスタと第２ビツトレジス
タが「Ｏ」にセットされる状態となっている。

次に、入力されたデータｒｏ　１００００００００」で
「ｌ」により指定されたのはり、であり、ＡＮＤゲート
１０１のみが「ｌ」を出力する。他のゲートは「Ｏ」出
力である。そのため、エンコードレジスタ１１１のみが
書き込み可能となる。

つまり、ピットレジスタ１】】Ｏｌｌ】１１．１１１２
の各Ｇ端子がｒｌＪ　となり、アドレス変換ゲーｈ１５
０によりアドレスから変換され、Ｄ端子に入力された割
込みグループ番号が、エンコードレジスタ１１１にラッ
チされる状態となる。

ここで、エンコードレジスタ１１１の第１ビツトレジス
タ１１１０のＤ端子には［Ｉ）、第１ビツトレジスタ１
】１１のＤ端子にはｒＱＪ　、第２ビツトレジスタＪ１
１２のＤ端子には「ＯＪが。

それぞれ入力されているので、エンコードレジスタ１１
１にはｒｏｏＩＪが登録される。

次に、この状態で、割込み要求信号ＩＲ，が入力された
場合の、グループ番号出力動作を説明する。

割込み要求信号ＩＲ，がＦｌＪであれば、デコーダ１２
１が有効状態となる。

すなわち、デコーダ１２１は、エンコードレジスタＩＩ
Ｉに登録されたエンコード情報ｒｏｏＩＪをデコードす
る。そして、割込みグループ番号ｒｏＯＩＪ（＝１＞に
対応する、６個のデコーダ出力信号のうちのＩ　Ｇ、、
を「１」にする。この出力信号は、ＯＲゲート１３１に
入力され、この割込みグループ信号を「１」として、出
力端子１４１にＩＧ、を出力する。

この端子１４１からの出力（Ｉ　Ｇ、）は、図示されて
いないＣＰＵに送出される。

このように、本実施例においては、１０ビツトのデータ
とアドレスの３ビツトから、６個のグループ分けを実現
している。そして、必要なピットレジスタは、３０個で
ある。一方、第６図における従来の方法では、１０ビツ
トのデータで６個のグループ分けを実現する場合には、
６０個のピットレジスタが必要である。

このようにして、ピットレジスタ数が、第６図における
従来のビットマツプレジスタの６０個から、３０個に削
減することが出来る。

また、従来技術においては、グループ分けの変更時に、
二重登録を防止するために、特別な排他制御を必要とし
たが、本実施例においては、１つの割込み信号を登録す
るエンコードレジスタは１個だけであり、重複すること
がない。そのために、割込みグループの変更を、特別な
排他制御を必要とせず、簡単に行なうことが出来る。

実際に、第１図における割込み制御回路をＣＰＵと共に
用いる場合には、以下に述べる、第１図の実施例にマツ
チゲート等を追加し、変換表の読み出しや、割込みグル
ープ番号からの割込み要求信号の割り出しく逆変換）を
可能にする回路構成が必要となる。

第３図は、第１図における割込み制御回路にマツチゲー
トを追加した割込み制御回路の構成を示すブロック図で
ある。

その構成は、第１図の割込み制御回路に、マツチゲート
（ＭＣ，、・・・ＭＣ，）３００〜３０９と、このマツ
チゲート３００〜３０９の出力と割込み要求信号（Ｉ　
Ｒ，〜Ｉ　Ｒ，）との論理積演算を行なうＡＮＤゲート
３１０．３１９、そして、読み出し指定信号（ＲＥ）と
逆変換指定信号（ＩＥ）との論理和演算を行なうＯＲゲ
ート３２０、および、各出力端子３４０．３４９．３５
０．３５９を付加したものである。

マツチゲート３００〜３０９には、それぞれ、対応する
エンコードレジスタ１１０〜１１９の出力と、アドレス
変換ゲート１５０からの出力が入力されている。また、
各マツチゲートのイネーブル端子（ＥＮ）には、共通に
、読み出し指定信号（ＲＥ）と逆変換指定信号（ＩＥ）
との論理和演算を行なうＯＲゲート３２０の出力が入力
されている。

各マツチゲートの出力信号（ＲＤ、、・・・ＲＤ、）は
、そのまま、出力端子３４０〜３４９に出力されると共
に、各ＡＮＤゲート３１０１　・・・３１９により、対
応する要求信号（ＩＲ，〜Ｉ　Ｒ，）と論理積がとられ
、出力信号（ＩＴ、、・・・Ｉ　Ｔ、）として出力端子
３５０〜３５９に出力される。

アドレス変換ゲート１５０の制御端子（ＣＮＴ）には、
逆変換指定信号（ＩＥ）が入力されている。

アドレス変換ゲート１５０は、逆変換指定信号（ＩＥ）
がＮＪのとき、アドレスに入力されたグループ番号を出
力し、「０」のとき、入力された変換表アドレスをグル
ープ番号に変換して出力す以下、さらに、詳しく説明す
る。

今、あるグループ番号に対応した変換表アドレスが入力
され、読み出し指定信号（ＲＥ）が「１」になったとす
ると、アドレス変換ゲート１５０は、変換表アドレスを
グループ番号のエンコード値に変換し、各マツチゲート
３００〜３０９に入力する。各マツチゲートでは、アド
レスから変換されたグループ番号と各エンコードレジス
タ１１０〜１１９の値を照合し、一致したマツチゲート
の出力を全て「１」とする。これにより、出力端子３４
０〜３４９を介して、変換表の読み出しを行なうことが
出来る。

一方、アドレスにグループ番号が入力され、逆変換指定
信号（ＩＥ）が「１」になると、アドレス変換ゲート１
５０に入力したグループ番号は、そのまま出力され、各
マツチゲートで対応するエンコードレジスタ１１０〜１
１９の値と照合される。

一致したマツチゲートの出力は、「１」となり、これと
、割込み要求信号（Ｉ　Ｒ，〜Ｉ　Ｒ，）との論理積演
算を行なった出力信号（ＩＴ。〜Ｉ　Ｔ、）は、このグ
ループに割込み要求のあった要求信号を表し、それぞれ
の出力端子３５０〜３５９に出力される。

このようにして、変換表の読み出しや、割込みグループ
番号からの割込み要求信号の割り出しく逆変換）を行な
うことが出来る。

第４図は、第３図における割込み制御回路を用いた割込
み制御装置の構成を示すブロック図である。

割込み処理を要求する各割込み要求元（ＤＶ、、・・・
ＤＶｎ）４１．４２と、第３図の割込み制御回路を設け
た割込み制御装置（以下、Ｉ　ＮＴＣと記載）４４、Ｃ
ＰＵ４３から構成される。

ＩＮＴＣ４４は、各割込み要求元４１．４２からの割込
み要求があったとき、割込み要求を割込み優先レベルに
対応した割込みグループに分類し、ＣＰＵ４３に割込み
処理を要求する。また、ＣＰＯ４３から割込み優先レベ
ルが入力したとき、このレベルで割込み要求のあった割
込み要求信号番号を出力する。

さらに、第４図において、Ｉ　ＮＴＣ４４は、割込み受
付部４５、レベル変換／逆変換部４６、割込み要求部４
７から構成されている。レベル変換／逆変換部４６には
、第３図における割込み制御回路が組み込まれている。

また、割込み要求部４７は、各レベルの要求信号を入力
しているプライオリティエンコーダ４８を有している。

以下、割込み制御装置４４の処理動作を説明する。

割込み要求信号が、ｒＮＴｃ４４に入力されると、割込
み受付部４５で、割込み受付処理が行なわれ、レベル変
換／逆変換部４６のｒＲ端子（ＩＲ１〜ＩＲｎ）に入力
される。

レベル変換／逆変換部４６では、前述のように、割込み
要求信号が対応する割込みのレベル（グループ）に変換
され、割込み要求部４７に入力される。

割込み要求部４７では、各レベルの要求信号が、プライ
オリティエンコーダ４８に入力されており、最も割込み
優先レベルが高い割込み要求をＣＰＵ４３に出力する。

ＣＰＵ４３は、ＩＮＴＣ４４がらの割込みを受は付ける
と、逆変換要求信号を出力すると共に、同時に受は付け
た割込みレベルをアドレスバス４９に出力する。

ＩＮＴＣ４４では、逆変換要求信号とアドレスをレベル
変換／逆変換部４６に入力し、入力された割込みレベル
で割込み要求のあった割込み要求信号番号をＣＰＵ４３
に出力する。

コノように、ＩＮＴＣ４４を用１，１て、ＣＰＵ４３は
、各側込み要求元４１．４２がらの割込み処理を実行す
る。

このような、割込みレベルの設定、変更、読み出しは、
割込みレベル毎にアドレスとデータを入力することによ
り行なう。

第５図は、本発明を施した割込み制御回路の第２の実施
例を示すブロック図である。

この割込み制御回路は、第１図におけるデコーダ１２０
−１２９の代わりに、マルチプレクサを用いて、エンコ
ードレジスタの情報を選択して、割込みグループ番号を
出力するものである。

本実施例における割込み制御回路は、変換表アドレスを
割込みグループ番号のエンコード情報に変換するアドレ
ス変換ゲート（ＡＴ）５５０と、割込み要求信号毎に１
割込みグループ番号のエンコード情報を格納するエンコ
ードレジスタ（Ｒ，、・・Ｒｎ）５１０〜５１１と、エ
ンコードレジスタの出力を選択するマルチプレクサ（Ｍ
ＰＸ）５２０、そして、割込み要求信号に対応するデー
タ（Ｄ、、・・・Ｄｎ）と書き込み指定信号（Ｗ　Ｅ　
）との論理積演算を行なうＡＮＤゲート５００．５０１
から構成されている。

エンコードレジスタ５１０〜５１１の各り端子には、ア
ドレス変換ゲート（ＡＴ）５５０の出力信号が入力され
、Ｇ端子には、ＡＮＤゲート５００．５０１の出力、す
なわち、割込み要求信号に対応するデータ（Ｄ、、・・
・Ｄｎ）と書き込み指定信号（ＷＥ）との論理積演算の
結果が入力される。

エンコードレジスタ５１０〜５】１の出力は。

マルチプレクサ５２０に入力される。マルチプレクサ５
２０には、この他、割込み要求信号番号（ＩＲ）が、選
択信号として入力している。マルチプレクサ５２０の出
力は、割込みグループ番号として、出力端子（Ｉ　Ｇ）
に出力されている。

例えば、割込みグループ番号に対応する変換表アドレス
と、割込み信号番号に対応するデータが入力し、ライト
指定信号がｒｌ」になったとする。

その場合には、データによりｒｌＪに指定された割込み
要求信号に対応するエンコードレジスタ５１０〜５１１
に、アドレス変換ゲート５５０で、変換表アドレスから
変換された割込みグループ番号のエンコード情報がラッ
チされる。

また、割込み要求信号（ＩＲ）が入力したとき、マルチ
プレクサ５２０により、対応するエンコードレジスタ５
１０〜５１１の情報を選択し、割込みグループ番号とし
てＩＧ端子に出力する。

このように、本実施例によれば、出力選択部にマルチプ
レクサを用いることにより、第１図におけるものと同様
な働きを行なうことが出来る。

すなわち、割込みグループ番号で指定された変換表レジ
スタに、割込み要求信号毎に、割込みグループ番号をエ
ンコードした情報を設定する。

以上のように、第１および第２の実施例によれば、割込
み要求信号に対して、割込みグループ番号をエンコード
した情報をレジスタに持つため、割込みグループ数の増
加に対して、マトリクス上のビットレジスタに代わるエ
ンコードレジスタの増加は、対数的な増加で済む。また
、必然的に、割込み要求信号に対して、割込みグループ
番号が一意に対応するため、複雑な手順や回路を追加す
ることなく、二重登録を防止することが出来る。

［発明の効果］本発明により、必要なピットレジスタの総数を減らして
コストを削減し、かつ、登録の変更時にも、二重登録を
防止するための特別な手順や回路を必要とせず、効率の
良い変更処理が出来る。

【図面の簡単な説明】

第１図は本発明を施した割込み制御回路の第１の実施例
を示すブロック図、第２図は第１図における割込み制御
回路に用いられる変換表を示す説明図、第３図は第１図
における割込み制御回路にマツチゲートを追加した割込
み制御回路の構成を示すブロック図、第４図は第３図に
おける割込み制御回路を用いた割込み制御装置の構成を
示すブロック図、第５図は本発明を施した割込み制御回
路の第２の実施例を示すブロック図、第６図は従来技術
における交換表を示す説明図である。２１：データの各ビット（Ｄ、〜Ｄ、）、２２：割込み
要求信号（ＩＲ，〜ｒＲ，）、２３：割込みグループ（
ＩＧ、〜ＩＧ、）、４１．４２：割込み要求元（ＤＶ、
、ＤＶｎ）、４３　：　ＣＰＵ、４４　：　ＩＮＴＣ。４５：割込み受付部、４６：レベル変換／逆変換部、４
７：割込み要求部、４８ニブライオリテイエンコーダ、
４９ニアドレスバス、５０：データバス、６１１割込み
グループ番号（Ｉ　Ｇ、〜Ｉ　Ｇｍ）。６２ニアドレス（Ａ　Ｄ、　〜Ａ　Ｄ　ｍ）、　６３　
：割込み要求信号（ＩＲ，〜ＩＲｎ）、６４　：データ
のビット（Ｄ、　〜Ｄｎ）、６５　：ビットレジスタ、
１００゜１０１．１０９：ＡＮＤゲート、１１０．Ｉｌ
ｌ。１１９：エンコードレジスタ　（Ｒ，、Ｒ，、Ｒ，）。１２０．１２１，１２９　　デコーダ（ＤＣｏ、ＤＣ，
。ＤＣ，）、　　１３０．　１３１．　１３５　・ＯＲゲ
ート。１４０．１４１，１４６：出力端子、１５０ニアドレス
変換ゲート（ＡＴ）、３００，３０９　：マツチゲート
（ＭＣ，、ＭＣ，）、３１０，３１９　＋　ＡＮＤゲー
ト、３２０：ＯＲゲート、３４０，３４９゜３５０．３
５９：出力端子、５００，５０１　：ＡＮＤゲート、５
１０，５］、１：エンコードレジスタ（Ｒ，、Ｒｎ）、
５２０：マルチプレクサ（Ｍ　Ｐ　Ｘ）。５５０ニアドレス変換ゲート（ＡＴ）　、　　１１００
〜１１０２．１１１０−１１１２．１１９０〜１１９２
：ピットレジスタ（Ｒ６，〜Ｒ，，，Ｒ，，〜Ｒ１，。Ｒ１，〜Ｒ，の。第図１２３

Claims

【特許請求の範囲】

（１）任意のＮ個の割込み要求元からの中央処理装置へ
の割込み要求信号の１つを、該割込み要求信号の優先順
位および処理内容に基づき分けられた、任意のＭ個の割
込みグループの１つに分類する場合に、該割込みグルー
プ番号に対応するアドレスと、各ビットが上記割込み要
求信号元に対応するデータとの入力に基づき、書き換え
可能な記憶手段を用いて、上記割込み要求信号を上記割
込みグループに分類する割込み制御回路において、上記
割込みグループ番号に対応するアドレスを上記割込みグ
ループ番号のエンコード情報に変換するアドレス変換手
段と、該アドレス変換手段からのエンコード情報を上記
割込み要求信号元に対応するデータに基づき格納する書
き換え可能なレジスタ、そして、上記割込み要求信号の
入力時には、入力された該割込み信号に基づき、当該す
るエンコードレジスタを選択して、該エンコードレジス
タに格納されたエンコード情報を割込みグループ番号と
して出力する出力選択手段を設けたことを特徴とする割
込み制御回路。