JPH03204761A - バス接続装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のＣＰＵ　　（プロセッサ）を有するシ
ステム、例えば階層型マルチプロセッサシステムに使用
されるバス接続装置に関する。

［従来の技術］ プロセッサを多数接続して処理能力の増大と処理の弾力
を図ったマルチプロセッサとして例えば第２図に示すよ
うなＣＰＵを階層的に配列した階層型マルチプロセッサ
システムが知られている。

このシステムでは、ＣＰＵ１によってＣＰＵ２とＣＰＵ
３とが制御され、ＣＰＵ２によってＣＰＵ４とＣＰＵ５
とが制御され、更にＣＰＵ３によってＣＰＵ６とＣＰＵ
７とが制御されるように構成されている。Ｍ１〜Ｍ７は
ＣＰＵｌ−ＣＰＵ７に夫々接続されるメモリである。Ｂ
Ｃ１〜ＢＣ７は各ＣＰＵのアクセスに応じてバス接続の
制御を行うバスチェンジコントローラである。

例えばＢＣ３はバス４６を通じてＣＰＵ６からＣＰＵＩ
へのアクセス要求が発生したことを検出するとバス４６
とバス２３とを接続する。また、このバス４６を通じて
ＣＰＵ６からＣＰＵ３へのアクセス要求が発生したこと
を検出した場合にはバス４６とバス１３との接続を行う
。

更に、接続を試みようとするバスが使用中であったり、
幾つかのバスまたはＣＰＵから同時にアクセス要求があ
った場合にはアクセス要求の調停処理を行い、アクセス
要求がありながらバス接続がなされなかったものを待ち
状態とする。

−例として、ＣＰＵ６からＣＰＵ２に対するアクセス要
求とＣＰＵ７からＣＰＵ【に対するアクセス要求が同時
に発生した場合の動作を第１表を参照しつつ説明する。

先ず、時刻ｔｏでＢＣ６とＢＣ７とによってバス１６と
バス４６、及びバス１７とバス４７とが接続される。

次に時刻ｔ１においてＢＣ３はバス４６及びバス４７を
通じてＣＰＵ６及びＣＰＵ７からのアクセス要求が発生
したことを検出する。このときＢＣ３はＣＰＵ６の方を
優先させることとしく　ＣＰＵ７を優先させても問題は
ないが、この例ではＣＰＵ６を優先させるものとする）
、ハス４６とバス２３とを接続する。そしてＣＰＵ７を
バスが開放されるまで待ち状態とする。この結果、バス
１６とバス４６とバス２３、及びバス１７とバス４７が
夫々接続状態となる。

同様に、時刻ｔ２でＢＣＩによりバス２２とバス２３と
が接続され、時刻ｔ３でＢＣ２によってバス２２とバス
１２とが接続される。以上により、ＣＰＵ６からＣＩ’
Ｕ２に対するアクセスを可能とする状態にバスが接続さ
れたので、時刻ｔ４でＣＰｔ１６からＣＰＵ２へのアク
セスが開始される。このアクセスが終了すると時刻ｔ５
でＢＣ２，ＢＣｌ、　ＢＣ３，及びＢＣ６は接続してい
たバスを開放する。

コノ後、ハス２３が開放されたので、時刻ｔ６でＢＣ３
がバス４７とバス２３とを接続し、更に、時刻ｔ７でＢ
ＣＩがバス２３とバス１１とを接続する。これにより、
ＣＰＵ７からＣＰＵＩへのアクセスが可能となり、時刻
ｔ８でＣＰＵ７からＣＰＵＩへのアクセスが開始される
。時刻ｔ９でこのアクセスが終了すると接続されていた
バスは切断される。

尚、上記の時刻ｔＯ〜ｔ９は処理の流れを説明するため
のものであり、厳密な時間を示すものではない。

［発明が解決しようとする課題］ 上記の従来のシステムにおいては使用頻度の大きい一部
のバスがシステム全体のボトルネックになることがある
。例えばＣＰｔ１６からＣＰＵ２に対して、及びＣＰＵ
７からＣＰｔ１ｌに対してのアクセス要求の頻度が他に
比較して非常に大きい場合には、バス２３の使用頻度が
非常に大きくなり、待ち状態の発生する可能性が大きく
なる。

本発明の目的は、マルチプロセッサシステムの各ＣＰＵ
間を接続するバスの一部の使用頻度が大きくなった場合
にもシステムの処理効率の低下を防止し得るバスの接続
装置を提供することにある。

［課題を解決するための手段］ 本発明の前記目的は、複数のプロセッサ及び複数のバス
を有するマルチプロセッサシステム用のバス接続装置で
あって、各プロセッサからの他のプロセッサに対するア
クセス要求を検出するアクセス要求検出手段と、検出さ
れたアクセス要求に応じて各プロセッサ間を前記複数の
バスにより接続するためのバス切り替え手段と、各バス
の使用頻度を検出するバス使用頻度検出手段と、使用頻
度が所定値以上であることが検出されたバスを多重化す
べく、予備のバスを該検出されたバスと並列に配置する
バス多重化手段とを備えたことを特徴とするバス接続装
置によって達成される。

［作用］ システム内のある１つのバスの使用頻度が高いことが検
出されると、予め用意されている予備のバスがこのバス
に平行に配置され、バスが多重化される。バスが多重化
されてから、この使用頻度の高いバスの使用を前提とし
た２つのアクセス要求が同時に発生した場合には、予備
のバスと通常のバスとを使用して２つのアクセス要求に
応することにより、２つのタスクが同時に処理される。

［実施例］ 以下、本発明の実施例を詳細に説明する。

第１図は本発明のバス接続装置を備えた階層型マルチプ
ロセッサシステムの構成図であり、この図において、前
述の第２図の構成部材と同一の部材には同一の符号を付
している。即ち、ＣＰＵＩ〜ＣＰＵ７はプロセッサ、Ｍ
１〜Ｍ７はＣＰＵＩ〜ＣＰＵ７に夫々接続されるメモリ
、ＢＣＩ〜ＢＣ７はバスチェンジコントローラである。

１１〜＋７．　２２．　２３．　３４．　３５．　４６
．　４７はバスである。

また、ＣＰはバスの使用状態を監視し、バスの多重化の
制御を行う監視プロセッサであり、Ｃｌ−Ｃ７は各バス
の状態を監視プロセッサＣＰに知らせ、且つ監視プロセ
ッサＣＰからの制御信号を各バスチェンジコントローラ
に伝達するための制御線である。

このシステムは、多数のＣＰＵを階層的に接続した階層
型マルチプロセッサシステムであり、前述の従来のシス
テムと同様、ＣＰＵＩによってＣＰＵ２とＣＰｕ３とが
制御され、ＣＰＵ２ニヨツテＣＰＵ４トＣＰＵ５トカ制
御され、更にＣＰＵ３によってＣＰＵ６とＣＰＵ７とが
制御されるように構成されている。

例として、従来のシステムの場合と同様、ＣＰＵ６から
ＣＰＵ２に対するアクセス要求及びＣＰＵ７からＣＰＩ
ＩＩに対するアクセス要求が同時に起こった場合につい
て説明する。

システムの初期状態においては、バスは多重化されてい
ないので、従来のシステムと同様ＣＰＵ７に待ち状態が
発生する。

しかし、バス２３の使用頻度が所定値以上になった場合
には監視プロセッサＣＰが第３図に示すようにバス２３
ａをバス２３に平行に設け、バスの多重化を行う（ここ
でバス２３１はどこにも接続されず空いていた予備のバ
スである）。監視プロセッサＣＰはバス２３の接続を制
御しているＢＣＩ及びＢＣ３を通じてバス２３の使用頻
度を認識することができる。

バスの多重化のための信号は制御線ＣＩ、Ｃ３を通じて
ＢＣＩ及びＢＣ３に伝達される。

次に第３図に示すようにバス２３の多重化が行われた状
態で、ＣＰＵ６からＣＰＵ２に対するアクセス要求及び
ＣＰＵ７からＣＰＵＩに対するアクセス要求が同時に発
生した場合について説明する。

この場合、第２表に示すように先ず、時刻ｔ。

でＢＣ６及びＢＣ７により、バス１６とバス４６、及び
バス１７とバス４７とが接続される。次に時刻ｔ１にお
いてＢＣ３はバス４６及びバス４７を通じてＣＰＵ６及
びＣＰＵ７からのアクセス要求があることを知り、バス
４６とバス２３及びバス４７とバス２３！とを接続する
（バス２３とバス２３ａ　とを逆にしても良い）。

従来のシステムでは、この時点においてＣＰＵ７が待ち
状態となるが、バス２３が多重化されているので平行処
理が可能となる。これにより、バス１６４６、　２３が
連結され、また、バス１７．　４７　２３ｇが連結され
る。

次に、時刻ｔ２でＢＣＩによってバス２３とバス２２、
及びバス２３ｇとバス１１が接続される。時刻ｔ３でＣ
ＰＵ７からＣＰＵＩへのアクセスが開始されるとともに
、ＢＣ２によりバス２２とバス１２とが接続される。時
刻ｔ４でＣＰＵ６からＣＰＵ２へのアクセスが開始され
、また、ＣＰＵ７からＣＰＵ１へのアクセスが終了する
のに伴い、ＢＣｌ、　ＢＣ３，ＢＣ７が接続していたバ
スを切断する。

最後に、時刻ｔ５においてＣＰＵ６からＣＰＵ２へのア
クセスが終了するのに伴い、ＢＣ２，ＢＣＩ、　ＢＣ３
，ＢＣ６が接続していたバスを切断しすべての処理が終
了する。

この後、バス２３の使用頻度が低下し、例えばバス２２
の使用頻度の方が高くなった場合は監視プロセッサＣＰ
は予備のバス２３１を現在の位置から切り離し、バス２
２と平行に設ける。但し、予備のバスがもう一つある場
合には、バス２３ａをそのままにしてバス２３を多重化
しておき、新たにバス２２を多重化するようにしても良
い。

上記のｔＯ〜ｔ５は、夫々処理の１単位を示すものであ
り、厳密な時間を表すものではない。

第４図にバスチェンジコントローラの内部構成の一例を
示す。同図において、ＡＪＩ−ＡＪ３はバスａ、ｂ、ｃ
の夫々が他のバスに対するアクセス要求を出しているか
否かを検出するアクセス要求判定部であり、５０は各ア
クセス要求判定部からの信号を受けてスイッチＳＷＩ〜
ＳＷ６の導通状態を制御するバス接続調停回路である。

アクセス要求判定部はアドレスデコーダ回路等から構成
することができる。

このようなバスチェンジコントローラにおいて、例えば
、バスａがバスＣに対しアクセスを要求している場合に
は、アクセス要求判定部ＡＪＩがこれを検出し、バス接
続調停回路５０に信号ａｃを送る。

これを受けて、バス接続調停回路５０はスイッチＳ６に
信号ＡＣを送り、スイッチＳＷ６を導通させる。これに
より、バスａとバスＣとが接続される。この時バスｂが
他のバスへのアクセスを要求したとき、即ちアクセス要
求判定部ＡＩ２が信号ｂａまたは信号ｂｃをバス接続調
停回路５０に送ったときには、バス接続調停回路２０は
ウェイト信号ＢＷＡＩＴをバスｂに送り、待ち状態とす
る。

第５図にバスを多重化するための予備のバスの構成の１
例を示す。

スイッチＳｌｌ　１〜ＳＷＩ　６は監視プロセッサＣＰ
からの制御信号Ｃ０ＮＴＩ−ＣＯＮＴ６により導通が制
御される。

これらの制御信号により任意のバスを多重化をすること
ができる。この予備のバスでシステムのバスを多重化す
ることにより、アクセス要求判定部がＷ＾ＩＴ信号を出
している場合にも、複数のアクセス要求に対処し、複数
の処理を同時に実行することが可能となる。

上述の実施例においては、アクセス要求検出手段はアク
セス要求判定部ＡＪＩ〜ＡＩ３に、バス切り替え手段は
５ＷＩ−３Ｗ６に、バス使用頻度検出手段は監視プロセ
ッサＣＰに、また、バス多重化手段は５ｉｌｌ−３ＷＩ
６に夫々対応している。

尚、上記の実施例では多重化のための予備のバスが１つ
あるものとして説明したが予備のバスが複数ある場合に
も同様に制御できる。

［発明の効果］ 以上説明したように本発明のバス接続装置は、各バスの
使用頻度を監視し、使用頻度の高いバスを多重化するよ
うに構成されているので、使用頻度の高いバスがシステ
ム全体のボトルネックになり処理効率を低下させること
を防止し得るという効果を有する。

【図面の簡単な説明】

第１図は本発明のバス接続装置を有する階層型マルチプ
ロセッサシステムの構成図、第２図は従来のバス接続装
置を有するマルチプロセッサシステムの構成図、第３図
は第１図のシステムのバスの多重化の説明図、第４図は
バスチェンジコントローラの内部構成図、第５図はバス
の多重化のための予備のバスの構成図である。 ＣＰＵｌ−ＣＰＵ７・・・・・・プロセッサ、Ｍ１〜Ｍ
７・・・・・・メモリ、ＢＣＩ〜ＢＣ７・・・・・・バ
スチェンジコントローラ、ＣＰ・・・・・・監視プロセ
ッサ、Ａ１１−ＡＪ３・・・・・・アクセス要求判定部
、ＳＷ＋〜ＳＷ６．　ＳＷＩ　Ｉ−５Ｗ１６・・・・・
・スイッチ、Ｃ１〜Ｃ７・・・・・・制御線、５０・・
・・・・バス接続調停回路。 、１＃へ （５０４）シャープ株式会社

Claims (1)

【特許請求の範囲】
1. 　複数のプロセッサ及び複数のバスを有するマルチプロ
   セッサシステム用のバス接続装置であって、各プロセッ
   サからの他のプロセッサに対するアクセス要求を検出す
   るアクセス要求検出手段と、検出されたアクセス要求に
   応じて各プロセッサ間を前記複数のバスにより接続する
   ためのバス切り替え手段と、各バスの使用頻度を検出す
   るバス使用頻度検出手段と、使用頻度が所定値以上であ
   ることが検出されたバスを多重化すべく、予備のバスを
   該検出されたバスと並列に配置するバス多重化手段とを
   備えたことを特徴とするバス接続装置。